一種基于FPGA的信道化接收機的研究與設計
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2．1 系統時(shí)鐘設計
系統的時(shí)鐘由一個(gè)晶振產(chǎn)生，也可以由外部提供。本系統采用102．4 MHz的晶振。晶振需要同時(shí)給FPGA和AD6645提供時(shí)鐘，為了防止其驅動(dòng)力不足，設計中采用了CYPRESS公司的高速時(shí)鐘分配器件CY2309，而AD6645的時(shí)鐘輸入為差分(LVPECL)形式，倍頻器件ICS8735可以提供LVPECL電平的差分信號。所以晶振輸出的102．4 MHz時(shí)鐘首先通過(guò)時(shí)鐘分配器件CY2309將其分為5路，每路均與輸入相同，其中3路直接提供給3片FPGA，一路接到時(shí)鐘輸出接口，供下級板子使用，一路經(jīng)過(guò)驅動(dòng)器件ICS8375轉為3路差分時(shí)鐘提供給3片AD6645作為采樣時(shí)鐘。由于CY 2309和ICS8375都是零延遲器件，這樣可以使多板之間保持時(shí)鐘同步，減小因延遲帶來(lái)的誤差。
2．2 AD采樣電路設計
本系統采用的模數轉換器是AD6645(14位)，其最高采樣率為105 MS／s，在中頻為70 MHz時(shí)的SNR是73．5 dB，SFDR是89 dBc，模擬帶寬高達200 MHz。
AD采樣率為102．4 MS／s，采樣時(shí)鐘要求質(zhì)量高且相位噪聲低，如果時(shí)鐘信號抖動(dòng)較大，信噪比容易惡化，很難保證有效采樣位數的精度。在布線(xiàn)時(shí)，應保證從晶振到時(shí)鐘輸入腳距離盡量短并且在其周?chē)玫匕鼑饋?lái)，提供充分的最短回流路徑，采樣電路與其他數字電路盡量隔離。模數混合電路設計時(shí)采用了分區不分割的方案，以提高系統的電磁兼容性。在整個(gè)采樣電路下應大面積敷銅接地，以降低可能受到的電磁干擾，同時(shí)也可降低對其他電路的干擾。為了優(yōu)化性能，時(shí)鐘信號采用差分形式供給，要求交流耦合。
2．3 FPGA部分設計
FPGA器件選用了Altera公司StratixⅡ系列的EP2S60。StratixⅡ器件采用基于1．2V、90 nm的先進(jìn)的SRAM工業(yè)制造，功耗低。EP2S60F6 72有48 352個(gè)ALUT，等價(jià)LE60440個(gè)，2 544 192 bit RAM，18x18的乘法器144個(gè)，12個(gè)PLL。
FPGA配置器件選擇的是EPC16，采用同步并行配置方式(FPP)加載FPGA，用JTAG的方式可以給級聯(lián)的3片FPGA依次加載程序，也可以給EPC-I6加載程序。
3 FPGA內部信道化模塊實(shí)現
基于多相濾波的信道化模塊是本系統的重點(diǎn)。根據文獻，多相濾波信道化結構如圖3所示。
圖3中分支上的信號xk(n)與輸入信號x(n)，以及分支濾波器Ek(n)與原型低通濾波器h0(n)之間的關(guān)系為：xk(n)=x(nD-k)，Ek(n)=h0(nD+k)k=0，1，…，D-1。所以，進(jìn)入分支上的數據與分支濾波器系數各是輸入信號和原型低通濾波器系數的延時(shí)抽取得來(lái)。分支濾波器的長(cháng)度定義為多相因子，本系統的多相因子為8。
多相濾波的原型低通濾波器由MATLAB產(chǎn)生，采用函數REMEZ優(yōu)化FIR濾波器估計算法，這里設計出來(lái)的濾波器通帶截止頻率為12．5 kHz，過(guò)渡帶寬為11 kHz，阻帶衰減為一100 dB。階數為16 383階。
圖3所示的基于多相濾波器組的高效信道化結構，具有以下幾個(gè)優(yōu)點(diǎn)：1)各個(gè)支路共用一個(gè)低通FIR濾波器，減小FPGA用于存儲系數的RAM資源；2)DFT可以用快速傅里葉變換FFT實(shí)現，提高計算效率；3)由于采用多相濾波結構，計算量上極大地減少，可實(shí)現性增強。這些優(yōu)點(diǎn)為信道化結構的工程實(shí)現提供很好途徑。
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