基于DSP+FPGA的光柵地震檢波器的信號處理

1 光柵地震檢波器的工作原理
光柵地震檢波器主要由光源(白光或單色光)、準直鏡、光電池、指示光柵(副光柵)、光柵諧振子(主光柵)組成。光柵諧振子(主光柵)為檢波器的可動(dòng)部分，由上彈簧片和下彈簧片支撐。工作時(shí)，檢波器外殼通過(guò)檢波器尾釘與大地連接并固定，當大地受到震源激發(fā)后，地震波傳至地面引起地面震動(dòng)，檢波器外殼也隨之震動(dòng)。而光柵振子由于彈簧片的彈性和本身的慣性，有保持絕對不動(dòng)的趨勢，從而產(chǎn)生了光柵振子與外殼的相對運動(dòng)，也就是說(shuō)光柵副中的主光柵與裂向式指示光柵之間產(chǎn)生了相對運動(dòng)。兩塊疊放在一起的光柵具有了相對運動(dòng)也就會(huì )產(chǎn)生與之相對應的莫爾條紋，從而在相位差為90°的四個(gè)光電池上產(chǎn)生莫爾條紋的變化，于是光信號被轉化為電信號，再經(jīng)差分放大后形成兩路相位相差90°的正弦或余弦波信號。

2 光柵震動(dòng)信號的同步采集
要保證整個(gè)系統對振動(dòng)信號的實(shí)時(shí)復現，關(guān)鍵是要保證對兩路模擬正弦波的同步采集。若使用DSP直接控制多通道的模數轉換器，由于編程語(yǔ)言的順序結構和單個(gè)模數轉換器不能同時(shí)采樣保持的限制，對于多路信號的采集只能分時(shí)多通道順序采集，這樣對同一點(diǎn)的兩路模擬波的采集肯定會(huì )產(chǎn)生相位差，這樣對復現出來(lái)的原振動(dòng)信號會(huì )造成相當大的失真。但是由于FPGA的編程語(yǔ)言VHDL執行時(shí)是并發(fā)執行的，并不受到它們在主結構中的編寫(xiě)順序的影響。根據上述特點(diǎn)，對于本系統的設計可以分成三個(gè)并行進(jìn)程，分別是2個(gè)光柵信號采集的進(jìn)程和一個(gè)加減計數器的進(jìn)程。
AD轉換器選用的是LINEAR公司生產(chǎn)的LTC1606，該器件是具有采樣保持功能的16位250kHzADC。該ADC分辨率高，采樣速率高、功耗小，可在高精度的數據采集系統中廣泛應用。
光柵振動(dòng)莫爾條紋的信號采集采用成直線(xiàn)排列的相位差為90°的四個(gè)光電池，分別記為1、2、3和4，如圖1所示。它們接收由被測振動(dòng)信號調制的莫爾條紋，并通過(guò)差動(dòng)放大器、整形濾波器輸出兩路正交的正弦信號。這兩路信號分成兩組，其中一組經(jīng)過(guò)鑒零比較電路轉換成方波送入辨向電路為FPGA中加減計數器提供計數累加值和辨向信號。另一組則直接將放大的模擬電壓信號送入兩路AD轉換器轉換成數字量并存入FPGA。在FPGA中開(kāi)辟3個(gè)雙口RAM存儲器用來(lái)順序存放每一點(diǎn)的整周期計數值和兩路波形的數字量，為DSP進(jìn)行高倍細分提供基礎數據。

2．1 雙口RAM的設計
雙口RAM是常見(jiàn)的共享式多端口存儲器，雙口RAM最大的特點(diǎn)是存儲數據共享。一個(gè)存儲器配備兩套獨立的地址、數據和控制線(xiàn)，允許兩個(gè)獨立的CPU或控制器同時(shí)異步地訪(fǎng)問(wèn)存儲單元。由于硬件雙口RAM接口時(shí)序復雜，成本高也會(huì )給系統帶來(lái)不穩定性，因此本文在FPGA中設計了一軟RAM，用來(lái)緩沖數據采集與處理之間產(chǎn)生的異步時(shí)差。
其工作原理如圖2所示，所設計的存儲空間為3個(gè)16字容量的雙口RAM，當信號采集部分向新地址寫(xiě)入每一個(gè)振動(dòng)點(diǎn)的三個(gè)信息量時(shí)(圖中所示地址為15)，信號處理部分則讀取先前振動(dòng)點(diǎn)的三個(gè)信息量進(jìn)行細分等處理(圖中所示地址為0)，當雙口RAM寫(xiě)滿(mǎn)數據后，寫(xiě)地址指針又會(huì )重新定位到首地址寫(xiě)入新的數據，這種緩存結構的設立不會(huì )丟失信息點(diǎn)，保證了還原信號的連續性和可靠性，雖然還原信號滯后源信號3到4個(gè)字的時(shí)間，但保證了每一個(gè)點(diǎn)三個(gè)信息量的同步性，這是C語(yǔ)言等順序結構語(yǔ)言所無(wú)法達到的。

2．2 雙口RAM的流程圖設計
首先是定義實(shí)體與外部端口，包括時(shí)鐘、輸入輸出、讀寫(xiě)地址端口。它們的作用分別是：
1)時(shí)鐘端口：利用時(shí)鐘的脈沖邊沿來(lái)觸發(fā)讀寫(xiě)進(jìn)程，使得新舊數據在雙口RAM中交替進(jìn)出。
2)輸入輸出端口：分別為16位的位矢量類(lèi)型，用來(lái)保證與16位AD和DSP的數據格式匹配。
3)讀寫(xiě)地址端口：2位的位矢量類(lèi)型，用來(lái)設置16位字的存儲器容量，并在讀寫(xiě)RAM操作時(shí)提供地址選址信號。
其次是定義結構體，包括定義內部緩沖地址信號，并定義了一個(gè)容量為16字的Mem(存儲器類(lèi)型)型變量。
最后是并發(fā)進(jìn)程的定義，包括寫(xiě)進(jìn)程和讀進(jìn)程的定義，以時(shí)鐘的脈沖信號作為敏感信號來(lái)觸發(fā)進(jìn)程的啟動(dòng)，每一個(gè)時(shí)鐘周期完成一次對RAM的讀寫(xiě)，其中時(shí)鐘頻率由FPGA根據AD的采樣速度和DSP的處理速度來(lái)設定，要保證當采集信號寫(xiě)入尾地址的時(shí)刻，至少要保證首地址已經(jīng)被DSP所讀取。圖3為雙口RAM程序流程圖。

2．3 雙口RAM的仿真結果
圖4為該進(jìn)程的仿真時(shí)序圖，由圖可見(jiàn)第一個(gè)時(shí)鐘的上升沿數據輸入端口data_in的值為4，這時(shí)寫(xiě)選通端口write_address選通地址1，然后對應著(zhù)地址1的存儲器模塊ram_block1的內的值在此刻刷新為4，這說(shuō)明寫(xiě)進(jìn)程正確。同時(shí)應注意到讀地址選通信號read_address的值被傳遞到讀地址寄存器read_address_reg中，read_address_reg中的值被刷新為1。當第一個(gè)時(shí)鐘的下降沿到來(lái)時(shí)，信號輸出端口data_out根據讀地址寄存器read_address_reg中的地址值1選通ram_block1，此時(shí)data_out的值刷新為4，這說(shuō)明讀進(jìn)程也正確。