基于FPGA的DDS勵磁恒流源設計

目前勵磁電源信號發(fā)生部分通常采用直接頻率合成技術(shù)，主要功能電路由壓控振蕩器(VCO)、倍頻器、分頻器、混頻器和濾波器等構成，整個(gè)系統采用開(kāi)環(huán)控制，即輸入設定值→頻率合成→功率放大→輸出勵磁電流。這種結構給勵磁電源帶來(lái)以下不足：(1)由于采用外部壓控振蕩器，勵磁信號的頻率范圍受到限制，一般約為50 kHz。(2)系統使用開(kāi)環(huán)控制，系統精度依賴(lài)于各組件的精度和穩定性，使得勵磁電流的幅度精度和穩定性較差，儀器抗干擾性不強。(3)采用直接頻率合成技術(shù)，系統中有大量模擬電路，導致系統體積大、重量大、耗電高、可靠性差。

隨著(zhù)信息技術(shù)的發(fā)展，磁性材料廣泛運用于通信、電力、信息、交通等領(lǐng)域中。磁滯回線(xiàn)是磁性材料中重要的磁性參數之一，是鐵磁材料的本質(zhì)特征。通常運用于與磁性材料有關(guān)的計算和研究中，對工業(yè)生產(chǎn)和科學(xué)研究具有重要的指導意義。

　　文中提出一種基于FPGA的DDS信號發(fā)生器。信號發(fā)生電路采用直接數字頻率合成技術(shù)，即DDS(Direct Digital Frequency Synth-esis)。它是以全數字技術(shù)，從相位概念出發(fā)，直接合成所需波形的一種新的頻率合成技術(shù)。是將先進(jìn)的數字處理技術(shù)和方法引入信號合成領(lǐng)域，把一系列數字量形式的信號通過(guò)數／模轉換器轉換成模擬信號，在時(shí)域中進(jìn)行頻率合成。直接數字頻率合成器的主要優(yōu)點(diǎn)是：輸出信號頻率相對帶寬較寬；頻率分辨力好、轉換時(shí)間快；頻率變化時(shí)相位保持連續；集成度高，體積小，控制方便等。整個(gè)信號源系統采用數字閉環(huán)控制，通過(guò)對勵磁電流瞬時(shí)值經(jīng)PID閉環(huán)控制，使得勵磁電流可瞬時(shí)跟蹤給定幅值，加快系統動(dòng)態(tài)響應，提高非線(xiàn)性負載適應力，其較傳統的信號源能更好地滿(mǎn)足磁性測試設備的需求。

　　1 DDS的工作原理

　　DDS的工作原理如圖1所示。主要有以下基本部件：相位累加器；相位-幅度變換器，即正弦查表ROM；D／A轉換器和適當的濾波器等濾波器。相位累加器是DDS系統的核心是相位累加器，它由一個(gè)加法器和一個(gè)相位寄存器組成，相位累加器在參考時(shí)鐘的作用下，按頻率控制字為步長(cháng)不斷累積，累加結果產(chǎn)生遞增的傳遞給正弦查表ROM。正弦查詢(xún)表中存儲了一個(gè)周期正弦波在各相位點(diǎn)對應數字幅度信息。由于相位累加器的輸出連接在波形存儲器(ROM)的地址線(xiàn)上，因此其輸出的改變就相當于進(jìn)行查表。這樣就可把存儲在波形存儲器內的波形抽樣值經(jīng)查找表查出，然后送至D／A轉換器，經(jīng)D／A轉換器產(chǎn)生一系列以時(shí)鐘脈沖為抽樣速率的電壓階躍。濾波器則進(jìn)一步平滑D／A轉換器輸出的近似正弦波的鋸齒階梯波，同時(shí)衰減不必要的雜散信號，使輸出為要求的光滑波形。

　　由于相位累加器字長(cháng)的限制，相位累加器累加到一定值后，其輸出將會(huì )溢出，這樣波形存儲器的地址就會(huì )循環(huán)一次，即意味著(zhù)輸出波形循環(huán)一周。故當頻率字取不同值，就可以改變相位累加器的溢出時(shí)間，從而在時(shí)鐘頻率不變的條件下改變輸出頻率。

　　設頻率控制字為K，系統參考時(shí)鐘為fc，相位累加器位數為N，輸出頻率為fo，則可以得到輸入與輸出的關(guān)系為　　

　　當K=1時(shí)，可以得到DDS的頻率分辨率　　

　　2 勵磁恒流源的硬件設計

　　勵磁信號發(fā)生器電路系統主要由基于FPGA的DDS電路、MCU控制電路、DAC電路、低通濾波器(LPF)、人機接口、系統時(shí)鐘和系統電源構成。系統框圖，如圖2所示。

　　2．1 基于FPGA的DDS電路

　　2．1．1 相位累加器

　　對于利用FPGA設計DDS信號源，相位累加器是決定DDS電路性能的一個(gè)關(guān)鍵部分。相位累加器是由N位累加器和N位寄存器級聯(lián)構成，每來(lái)一個(gè)時(shí)鐘脈沖，相位寄存器采樣上個(gè)時(shí)鐘周期內相位累加器的值與頻率控制字K之和，并作為相位累加器在這一時(shí)鐘周期的輸出。由式(2)可知，相位累加器的位數N越大，得到的頻率分辨率越小，但在較高的工作頻率下，會(huì )產(chǎn)生較大的延時(shí)不能滿(mǎn)足速度的要求。在時(shí)序電路中，通常采用流水線(xiàn)技術(shù)來(lái)提高速度，代價(jià)是增加寄存器的數量，多占了FPGA的資料。綜合考慮，采用32位累加器，四級流水線(xiàn)結構。

　　2．1．2 相位-幅度變換器

　　相位-幅度變換器是由ROM構成，它把相位累加器的輸出的數字相位信息變換成正弦波值。在FPGA中，ROM一般是由EAB來(lái)實(shí)現，并且ROM表的尺寸與地址位數或數據位數成指數增加的關(guān)系，因此相位-幅度轉換器的設計是影響DDS性能的另一個(gè)關(guān)鍵，在滿(mǎn)足信號設計指標要求的前提下，主要在于減少資源開(kāi)銷(xiāo)?？紤]到本設計只需要輸出正弦信號，正弦波信號關(guān)于點(diǎn)(π，0)奇對稱(chēng)，只需存儲1／2周期的波形數據，又根據在左半周期內，波形關(guān)于直線(xiàn)x=π／2成偶對稱(chēng)，因此只需要存儲1／4周期的正弦函數值，就可以通過(guò)適當的變換得到整個(gè)正弦碼表，這樣可以節約3／4的資源。