基于VerilogHDL濾波器的設計

現代計算機和通信系統中廣泛采用數字信號處理的技術(shù)和方法，其基本思路是先把信號用一系列的數字來(lái)表示，然后對這些數字信號進(jìn)行各種快速的數學(xué)運算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無(wú)關(guān)的信息，稱(chēng)為濾波；有時(shí)也把某些種類(lèi)的數字信號處理運算成為變換，如離散的傅里葉變換，小波變換等。VerilogHDL是目前應用最廣泛的一種硬件描述語(yǔ)言，用于數字電子系統的設計?？捎盟M(jìn)行各種級別的邏輯設計，并進(jìn)行數字邏輯系統的仿真驗證，時(shí)序分析，邏輯綜合。小波濾波器的設計屬于復雜算法的電路設計，因此利用Veril—ogHDL對雙正交小波濾波器進(jìn)行建模、仿真，實(shí)現電路的自動(dòng)化設計，將是一種較為理想的方法。

Verilog HDL介紹

Verilog HDL是一種硬件描述語(yǔ)言，是一種以文本形式來(lái)描述數字系統硬件的結構和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。 Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀80年代中期開(kāi)發(fā)出來(lái)的。前者由Gateway Design Automation公司開(kāi)發(fā)。兩種HDL均為IEEE標準。

Verilog HDL就是在用途最廣泛的C語(yǔ)言的基礎上發(fā)展起來(lái)的一種硬件描述語(yǔ)言，它是由GDA公司的PhilMoorby在1983年末首創(chuàng )的，最初只設計了一個(gè)仿真與驗證工具，之后又陸續開(kāi)發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。1985年Moorby推出它的第三個(gè)商用仿真器Verilog-XL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應用。1989年CADENCE公司收購了GDA公司，使得VerilogHDL成為了該公司的獨家專(zhuān)利。1990年CADENCE公司公開(kāi)發(fā)表了Verilog HDL,并成立LVI組織以促進(jìn)Verilog HDL成為IEEE標準，即IEEE Standard 1364-1995.

Verilog HDL的最大特點(diǎn)就是易學(xué)易用，如果有C語(yǔ)言的編程經(jīng)驗，可以在一個(gè)較短的時(shí)間內很快的學(xué)習和掌握，因而可以把Verilog HDL內容安排在與ASIC設計等相關(guān)課程內部進(jìn)行講授，由于HDL語(yǔ)言本身是專(zhuān)門(mén)面向硬件與系統設計的，這樣的安排可以使學(xué)習者同時(shí)獲得設計實(shí)際電路的經(jīng)驗。與之相比，VHDL的學(xué)習要困難一些。但Verilog HDL較自由的語(yǔ)法，也容易造成初學(xué)者犯一些錯誤，這一點(diǎn)要注意。

l 小波濾波器的設計

對于小波函數，要求它具有正交性、緊支集、對稱(chēng)性和平滑性。正交性可以使變換無(wú)冗余；緊支集則帶來(lái)優(yōu)良的空間分辨率；對稱(chēng)性保證了與其對應濾波器的相位為線(xiàn)性；平滑性可以產(chǎn)生較小的失真。這樣使離散二進(jìn)小波變換受到很大的限制，為此，人們提出一種雙正交的小波變換。本文設計小波濾波器正是基于雙正交小波變換的一種雙通道完全重構濾波器，因此可以對信號進(jìn)行分解后實(shí)現精確重構，所以對信號的濾波有很好的作用。由于它具有正變換二元上抽樣采樣和反變換二元下抽樣采樣特性，在進(jìn)行濾波器設計時(shí)可以將雙正交小波濾波器設計成具有多相結構的雙通道完全重構濾波器。雙正交小波變換可以看成原始信號通過(guò)一系列高低通濾波器濾波并經(jīng)過(guò)抽樣后所得到的結果，重構過(guò)程與此相反。為了使變換后的信號能夠完全重建，須滿(mǎn)足Y（n）=x-kX（n），在這里取k=1。雙正交小波濾波器分解和重構過(guò)程如圖1所示。



設G（z），H（z）分別為分解低通，高通濾波器，下采樣后用H（z）濾波等價(jià)于先用H（z2）濾波，然后下采樣，所以：



其中：Ge和Go分別是G（z）的偶數項和奇數項，He和H。分別是H（z）的偶數項和奇數項。根據式（1），式（2）可以建立雙正交小波濾波器的多相結構模型如圖2所示。



下面對雙正交小波濾波器用VerilogHDL進(jìn)行頂層設計：



對于雙正交小波濾波器的部件Ge，Go，He，Ho設計，采用行為描述方式進(jìn)行設計。VerilogHDL行為描述語(yǔ)言作為一種結構化和過(guò)程性的語(yǔ)言，其語(yǔ)法結構非常適合于算法級和RTL級的模型設計。在Veril—ogHDL語(yǔ)言中行為描述分為算法和RTL兩種。算法級：用語(yǔ)言提供的高級結構能夠實(shí)現算法的運行模型。RTL級：描述數據在寄存器之間的流動(dòng)和如何處理，控制這些數據的流動(dòng)，采用改進(jìn)的DA算法（如圖3所示）。DA算法完成一次濾波所需要B次的累加也就是B個(gè)時(shí)鐘周期完成一次運算，B位輸入數據的位寬。它的查找表（LUT）的大小是由濾波器的階數N決定的，共需要2N個(gè)查找表單元，如果系數N過(guò)多，用單個(gè)LUT不能夠執行全字查找則可把系數分組，利用部分表并將結果相加，為了簡(jiǎn)單的闡述算法，在此系數只分了2組，每個(gè)單元的位寬是由濾波器的系數的量化決定的。Ge，Go，He，Ho四個(gè)濾波器雖然長(cháng)度不同，但具有相同的電路結構，如圖4所示。





計算控制器用于控制濾波單元中移位寄存器移位，累加器的循環(huán)周期和計算輸出，并控制移位寄存器的數據輸入。

2 利用VerilogHDL語(yǔ)言實(shí)現以上功能

2.1 用VerilogHDL語(yǔ)言進(jìn)行算法建模

計算機控制器的veril—ogHDL模型：

寄存器組中每個(gè)寄存器的位數為0，1，…，num一1。

2.2 定制ROM

QuartusⅡ包含有許多有用的LPM模塊，它們是復雜或高級系統構建的重要組成部分，可以與QuartusⅡ普通設計文件一起使用，該文使用“Tools”菜單下的MegaWizardPlug—In Manager命令定制ROM的元件。如圖5所示。



2.3 用VerilogHDL進(jìn)行數據流建模

濾波器的建模過(guò)程如下：



3 驗證仿真

利用Altera公司的QuartusⅡ7.2軟件內部帶有仿真器對濾波器的VerilogHDL模型進(jìn)行波形仿真，通過(guò)建立正確的Vector Waveform File就可以開(kāi)始仿真了。如圖6所示。



通過(guò)QuartusⅡ的波形仿真功能，對輸入輸出進(jìn)行波形仿真，對其結果進(jìn)行定量分析。通過(guò)時(shí)序分析和功能分析結果，對設計進(jìn)行進(jìn)一步的完善。在仿真中，in—put濾波器輸入數據，output濾波器輸入數據x0，x1，x2，x3，x4為移位寄存器組中寄存器，count為控制計數器，table-in為流水線(xiàn)寄存器。所得結果如圖6所示。經(jīng)驗證，仿真結果和實(shí)際運算結果一致。所以對于大多數連續的LTI系統都可以采用以上方法進(jìn)行分析，但是他也有局限性：對于時(shí)變系統，非線(xiàn)性系統分析，它無(wú)能為力；只適合分析一維變量，對于多維變量，它無(wú)能為力；可采用狀態(tài)變量分析方法；就精確度來(lái)說(shuō)，這種分析方法不是很高。

盡管連續LTI系統有很多缺點(diǎn)，但是通過(guò)對LTI系統的分析可以培養系統建模和求解能力，為以后分析其他系統作參考。