在FPGA上建立一個(gè)UWB脈沖發(fā)生器

用大多數FPGA都可以實(shí)現一個(gè)數字UWB(超寬帶)脈沖發(fā)生器。本設計可以創(chuàng )建一個(gè)兩倍于FPGA時(shí)鐘頻率的脈沖信號(圖1)。以前的設計要采用異步延遲，才能制造出所需頻率的脈沖。不過(guò)該設計需要一只支持三態(tài)上拉的FPGA，如Xilinx公司的Virtex 2(參考文獻1)。這種方案亦需要手工布局與布線(xiàn)。今天的FPGA都不支持三態(tài)上拉。另外，異步延遲會(huì )隨溫度而變化。本例采用了一種有多時(shí)鐘相位組合的同步延遲方案。這一設計可以實(shí)現于所有類(lèi)別的FPGA上。

　　本設計中的主要限制因素是DCM(數字時(shí)鐘管理器)以及觸發(fā)器的主時(shí)鐘頻率。例如，Xilinx公司Virtex 4的DCM不能超過(guò)400 MHz。一片FPGA可以生成頻率為時(shí)鐘頻率一半的信號，因為它用兩個(gè)時(shí)鐘脈沖使信號從0轉換為1，再回到0。因此，不能直接生成大于時(shí)鐘頻率一半的頻率。本設計用DCM的多時(shí)鐘相位以及小于單個(gè)時(shí)鐘周期的同步延遲，可以產(chǎn)生出高于時(shí)鐘頻率一半的脈沖信號，達到時(shí)鐘頻率的兩倍。

　　圖2即所稱(chēng)的脈沖發(fā)生器。它包括三個(gè)功能塊：一個(gè)OOK(on/off鍵控)調制器、一個(gè)同步延遲發(fā)生器，還有一個(gè)包含一只異或門(mén)的邊沿結合器。OOK調制器由一只反相器構成，它在每個(gè)新脈沖的開(kāi)始時(shí)作為脈沖重復頻率信號觸發(fā)器。當發(fā)生一個(gè)觸發(fā)時(shí)，OOK電路將一個(gè)預初始化的信號轉換成為一個(gè)時(shí)間，該時(shí)間等于來(lái)自一個(gè)脈沖帶寬的計數值，然后在下個(gè)觸發(fā)出現前保持為零。OOK塊產(chǎn)生的頻率是時(shí)鐘頻率的一半。這個(gè)OOK輸出通過(guò)同步延遲發(fā)生器，產(chǎn)生出三個(gè)延遲版的OOK輸出。

　　這些延遲都小于一個(gè)時(shí)鐘周期。時(shí)鐘相位依次為觸發(fā)器FF1、FF2和FF3提供時(shí)鐘，它們分別延遲90°、180°和 270°。這些延遲脈沖再使用組合邏輯，與OOK調幅器的輸出相結合，產(chǎn)生出UWB脈沖所需要的頻率。邊沿結合器完成一次XOR(異或)運算，獲得的信號頻率取決于希望組合的邊沿。將OOK輸出邊沿與FF1 輸出相結合，就得到一個(gè)等于時(shí)鐘頻率的信號。將所有輸出邊沿結合起來(lái)，就得到一個(gè)兩倍于時(shí)鐘頻率的信號。DCM對這些延遲做同步，產(chǎn)生一個(gè)精確的信號頻率。本設計的復雜性小于參考文獻1中的異步延遲方案。