強化DPD演算效能SoC FPGA提升蜂巢網(wǎng)絡(luò )設備整合度

　　蜂巢式網(wǎng)絡(luò )服務(wù)供應商對降低營(yíng)運成本的需求愈來(lái)愈迫切，因此現場(chǎng)可編程門(mén)陣列(FPGA)業(yè)者推出整合嵌入式處理器的SoC FPGA方案，并導入效能更高的數字預失真(DPD)演算法，協(xié)助網(wǎng)絡(luò )設備制造商以更低功耗及成本，打造更高生產(chǎn)力的產(chǎn)品。

　　蜂巢式網(wǎng)絡(luò )業(yè)者設法透過(guò)全新傳輸界面、傳輸頻率、更高頻寬以及增加天線(xiàn)的數量和更多無(wú)線(xiàn)基地臺提升網(wǎng)絡(luò )密度，因此須要大幅降低設備的成本。另外，這些業(yè)者為降低營(yíng)運成本，也需要更高運作效率和網(wǎng)絡(luò )整合度的設備。無(wú)線(xiàn)基礎設備制造商為提供可以符合不同要求的設備，皆在尋求更高整合度、更佳效能和靈活度高的解決方案，并且同時(shí)降低功耗和成本。

　　整合度是降低整體設備成本的關(guān)鍵，然而這必須依賴(lài)可提升功率放大器效率的高階數字演算法來(lái)降低各項運作成本，其中一項最常用的演算法是數字預失真 (DPD)。由于設備的配置愈來(lái)愈復雜，因此提升設備運作效率是一項很大的挑戰。藉由先進(jìn)長(cháng)程演進(jìn)計劃(LTE-Advanced)傳輸技術(shù)，無(wú)線(xiàn)傳輸頻寬可達到100MHz，如果廠(chǎng)商試圖用連續頻譜配置結合多種傳輸界面，頻寬甚至可以更高。主動(dòng)天線(xiàn)陣列(AAA)和支援多重輸入/輸出(MIMO)技術(shù)的遠端無(wú)線(xiàn)單元(RRU)所需的演算法對頻寬的要求愈來(lái)愈高。本文將探討業(yè)界完全可編程系統單芯片(All Programmable SoC)元件如何為目前和未來(lái)的數字預失真系統提升效能增益，同時(shí)也可為設備廠(chǎng)商提供充裕的可編程能力、低成本和低功耗，并加快產(chǎn)品上市時(shí)程。

　　建置蜂巢式無(wú)線(xiàn)網(wǎng)絡(luò )

　　業(yè)界完全可編程SoC元件結合高效能可編程邏輯(PL)架構，其中包含序列式收發(fā)器(SERDES)和整合硬件處理子系統(PS)的數字訊號處理器 (DSP)模塊。這個(gè)硬件處理子系統內含一個(gè)雙核心安謀國際(ARM)Cortex-A9處理器、浮點(diǎn)運算單元(FPU)和NEON多媒體加速器及一系列豐富的周邊功能，包括通用異步收發(fā)器(UART)、串列周邊界面(SPI)、內部整合電路(I2C)、以太網(wǎng)絡(luò )(Ethernet)和記憶體控制器等完整無(wú)線(xiàn)傳輸所需的周邊功能。有別于外部通用處理器或DSP，可編程邏輯和硬件處理子系統間的界面有大量連結，因此其頻寬可以非常高;但如要用獨立式解決方案處理這些連結，卻不可行。此外，完全可編程SoC元件還包含硬件和軟件陣列，因此可在單一芯片內建置遠端無(wú)線(xiàn)單元所需的功能，如圖1所示。

圖1 在這個(gè)典型的無(wú)線(xiàn)架構中，所有數字功能可整合在單一元件中。

　　可編程邏輯中豐富的DSP資源可用于建置數字上行轉換(DUC)、數字下行轉換(DDC)、峰波因數抑制(CFR)與數字預失真(DPD)等數字訊號處理功能。此外，SERDES可支援9.8bit/s的通用型公共射頻界面(CPRI)和12.5bit/s JESD204B，分別用于連接基頻和資料轉換器。

　　硬件處理子系統同時(shí)支援對稱(chēng)式多重處理技術(shù)(SMP)和非對稱(chēng)式多重處理技術(shù) (AMP)。在這個(gè)案例中預定會(huì )采用非對稱(chēng)式多重處理模式，因為其中一顆ARM Cortex-A9處理器被用于建置基板層級的控制功能，例如訊息終止、排程、設定等級以及警示執行(裸機或更有可能是如Linux等作業(yè)系統)。而另一顆ARM Cortex-A9處理器則用以建置部分數字預失真演算法，因為數字預失真演算法并不保證整體都是硬件的解決方案。

　　數字預失真可藉由擴大其線(xiàn)性范圍提升功率放大器效率;當驅動(dòng)放大器進(jìn)一步增加輸出功率時(shí)，即可提升運作效率，而靜態(tài)功耗會(huì )相對維持正常。數字預失真為擴充其線(xiàn)性范圍，會(huì )使用放大器中的類(lèi)比反饋路徑和大量數字處理功能計算放大器的逆向非線(xiàn)性系數。然后利用這些系數預先校正與驅動(dòng)功率放大器的傳輸訊號，最終可增加放大器的線(xiàn)性范圍。

　　數字預失真是一個(gè)封閉回路系統，其會(huì )擷取先前的傳輸訊號來(lái)決定放大器與這些傳輸訊號的傳輸方法。數字預失真的第一個(gè)任務(wù)是要讓放大器與先前的傳輸訊號達成一致，這個(gè)過(guò)程會(huì )在一個(gè)校準模塊中進(jìn)行。在執行任何演算法運算前，系統會(huì )用記憶體來(lái)校準資料;資料一旦妥善校準后即可運用自動(dòng)相關(guān)矩陣運算(AMC)和系數運算(CC)演算法，建立代表功率放大器逆向非線(xiàn)性系數的最近值。一旦產(chǎn)出系數后，資料路徑前置失真器即運用資料預校準被傳輸到功率放大器的訊號。

　　加速估計數字預失真系數

　　當然，這些功能可以透過(guò)許多不同的方法建立。有些比較適合用軟件的方法，而有些則適用硬件，同時(shí)也有是軟硬件皆適用;然而，最終還是要以所需的效能決定建置的方法。采用完全可編程SoC元件可讓系統設計人員自由支配硬件和軟件的最適度使用情況。就數字預失真的情況而言，由于需要非常高的采樣率，因此內含高速過(guò)濾功能的資料路徑預失真器通常會(huì )建置在可編程邏輯中，而產(chǎn)生數字預失真系數的校準和估算引擎則可于硬件處理子系統中的ARM Cortex-A9處理器中執行。

　　為決定什么須要采用硬件或軟件建置方法，首先必須設定哪些部分需要軟件。圖3展示數字預失真演算法中設定需要軟件的部分，以期達到圖2所示的三種功能。根據圖3設定，不難理解數字預失真演算法有97%的時(shí)間用在執行自動(dòng)相關(guān)矩陣運算，所以很自然地加速這項過(guò)程成為首要任務(wù)。

圖2 細分成不同功能區間的數字預失真系統

圖3 數字預失真處理當中的指定軟件運算作業(yè)之軟件設定