基于FPGA的幀同步系統設計方案

　　圖5 是校核模塊的Modelsim 仿真波形。其中，幀長(cháng)度LenFrame=16，校核幀數CheckNum=2，容錯門(mén)限ErrorNum=0，其余參數與搜索模塊相同。從波形上很容易 看出，當search_over第一次出現高電平時(shí)，其后連續兩組同步碼均為“1011000(ErrorNum=0)”;當search_over第二 次出現高電平時(shí)，其后第一組同步碼為“1001000(ErrorNum=1)”，第二組同步碼為“1011000(ErrorNum=0)”。因此第一 次幀校核順利通過(guò)，校核完成后check_over輸出一個(gè)高電平脈沖，research_check保持為低電平;第二次校核未通過(guò)，校核完成后 research_check輸出一個(gè)高電平脈沖，check_over保持為低電平。

　　2.4 同步模塊的VHDL設計與仿真

　　為了簡(jiǎn)化設計，將同步狀態(tài)分為三個(gè)進(jìn)程來(lái)完成，即計數器進(jìn)程(Counter)、幀校驗進(jìn)程 (FrameChecking)和同步校驗進(jìn)程(SyncChecking)。Counter 進(jìn)程用于產(chǎn)生幀內數據位置的計數，當檢測到check_over 信號為高電平時(shí)，重新開(kāi)始以幀周期(LenFrame)循環(huán)計數;FrameChecking 進(jìn)程用于產(chǎn)生幀起始位置的同步脈沖，且高電平脈沖與同步碼的最后1 b對齊，該進(jìn)程首先需要對同步碼組進(jìn)行校核，如校核通過(guò)，則在同步碼位置處產(chǎn)生一個(gè)高電平脈沖FramePosition，如果校驗未通過(guò)，則在同步碼位 置不產(chǎn)生高電平脈沖;SyncChecking進(jìn)程通過(guò)判斷FramePosition 來(lái)確定系統是否處于同步狀態(tài)，即只需判斷FramePosition是否連續在同步碼組的位置出現低電平，如連續出現SyncNum 次低電平，則判斷為失鎖，否則繼續維持同步狀態(tài)。

　　圖6 是同步模塊的Modelsim 仿真波形。其中同步態(tài)校核幀數SyncNum=2，其他參數與校核態(tài)相同。從圖中可以看出，當檢測到check_over為高電平時(shí)，計數器Number 開(kāi)始以周期為幀長(cháng)LenFrame=16循環(huán)計數。當check_over 出現高電平時(shí)，其后連續4 組同步碼為 “1011000(ErrorNum=0)”，“1001000(ErrorNum=1)”，“1001000(ErrorNum=1)”，“1001000(ErrorNum=1)”。 由于此時(shí)設置的容錯門(mén)限ErrorNum=0，因此第一幀同步碼校核通過(guò)，輸出了同步脈沖FramePosition，此后出現連續3 個(gè)校核未通過(guò)的數據幀。同步狀態(tài)信號State_Sync 高電平狀態(tài)持續維持了2 幀數據的長(cháng)度，而后停止同步狀態(tài)，輸出失步信號research_sync，用于啟動(dòng)搜索過(guò)程。

　　3 幀同步系統的FPGA實(shí)現及仿真

　　本實(shí)例的目標器件為XC3S200-4FT200，FPGA實(shí)現后，查找表資源(LUTs)占用了 484 個(gè)(12%)，全局時(shí)鐘資源(GCLKs)占用了1個(gè)(12%)。最高系統時(shí)鐘頻率(Maximum frequency)可達54.81 MHz.圖7 是幀同步系統的Modelsim 仿真波形。其中，各模塊的容錯門(mén)限ErrorNum均為0，其他同步參數不變。

　　圖7 實(shí)際上對幀同步系統的搜索、校核、校核未通過(guò)、失步、重新搜索、重新同步等過(guò)程進(jìn)行了完整的仿真測試。

　　4 結語(yǔ)

　　本方案是基于模塊化設計思想，采用VHDL語(yǔ)言對幀同步系統進(jìn)行設計實(shí)現，有利于程序的移置及維 護。方案設計的關(guān)鍵在于理解各模塊之間的信號接口關(guān)系及時(shí)序關(guān)系。在模塊設計時(shí)，通過(guò)進(jìn)一步合理劃分模塊內部的結構，可以更好地理清程序思路并提高設計方 案的效率。最后利用Modelsim 6.0軟件進(jìn)行了仿真測試。仿真結果表明，該方案中設計的同步系統工作穩定，滿(mǎn)足性能要求。