一種新型帶寬自適應全數字鎖相環(huán)的設計方案

　　式中：K1、K2 是濾波器的控制參數，ωin 是輸入參考信號的角頻率。如果令K1、K2 均為固定的常數，那么式(6)滿(mǎn)足文獻[10]中提出的帶寬自適用控制律，即滿(mǎn)足下式：

　　式(10)表明，系統的調節時(shí)間和輸入信號的周期成正比，這和帶寬自適應控制律式(7)一致。根據式(10)，(11)可以選擇合適的C1， C2 以確保系統良好的動(dòng)態(tài)性能，從式(12)可以看出提高系統高頻時(shí)鐘頻率fclk，可以減小系統的穩態(tài)誤差。

　　3 系統仿真和試驗

　　本設計采用Verilog HDL硬件描述語(yǔ)言進(jìn)行電路設計，以Altera公司的Quartus Ⅱ軟件為設計平臺，最后應用EP1C6Q240C8 FPGA 器件實(shí)現硬件電路，其中芯片的系統時(shí)鐘頻率為20 MHz.選取控制參數C1 = 0.113，C2 = 0.707，此時(shí)環(huán)路濾波器控制參數K1 = 2-1，K2 = 2-2，系統的響應時(shí)間ts 約為6 個(gè)輸入信號周期;超調量Mp%為4.32%;頻率跟蹤鎖定范圍設計為76.3 Hz~78.1 kHz.

　　3.1 仿真波形及分析

　　本文所設計鎖相環(huán)的仿真波形圖如圖4，圖5所示。

　　從仿真波形圖4可以看出，鎖相環(huán)在輸入信號相位發(fā)生180°跳變時(shí)，可以在7個(gè)周期左右實(shí)現相位的重新鎖定。從圖5可以看出當輸入信號頻率發(fā)生突變時(shí)，系統也可以迅速地實(shí)現重新鎖定。

　　3.2 硬件實(shí)測波形及分析

　　硬件實(shí)測波形圖如圖6所示。

　　從實(shí)測波形圖可以看出，系統具有鎖相范圍寬，穩態(tài)誤差小等優(yōu)點(diǎn)。

　　4 結論

　　本文提出的基于自適應比例積分復合控制方式的全數字鎖相環(huán)的設計方案，可實(shí)現對環(huán)路的實(shí)時(shí)控制，其自由振蕩頻率可隨輸入信號頻率的變化而改變，克服了傳統鎖相環(huán)所存在的缺陷。具有電路結構簡(jiǎn)單、鎖相范圍寬、鎖定速度快、穩定誤差小等優(yōu)點(diǎn)。它可作為功能模塊嵌入到數字系統芯片中，具有十分廣泛的用途。