基于FPGA的采集卡的圖像增強算法應用研究

　　2.2 圖像增強算法的FPGA實(shí)現

　　利用現場(chǎng)可編程門(mén)陣列(FPGA)的并行、實(shí)時(shí)處理的特性，實(shí)現圖像增強的片上集成系統(SoC)。系統將圖2 中的r1 ，r2 ，s1 和s2 設計成接口參數，用戶(hù)通過(guò)主控計算機的應用程序可以反復配置參數，直到得到預期的結果為止。

　　2.2.1 FPGA算法的VHDL實(shí)現

　　為了方便闡述，把整個(gè)FPGA 實(shí)現圖像增強算法，分為幾個(gè)階段。首先，PC 機通過(guò)應用程序送r1 ，r2 ，s1和s2 。而后，由驅動(dòng)程序中的定點(diǎn)化程序將系數進(jìn)行定點(diǎn)化，后通過(guò)PCI9054把式(2)中k1 ，k2 ，k3 ，r1 ，r2 ，s1 ，s2 和移位參數bit1 ，bit2 ，bit3 送到FPGA的內部寄存器中。這樣，FPGA中嵌入的圖像增強算法模塊就能從SDRAM 中取出原始圖像數據進(jìn)行增強，并把經(jīng)處理后的圖像數據存回SDRAM中。圖像增強模塊首先取回數據，對取回的數據進(jìn)行判斷，把圖像數據分為3個(gè)區間。并做相應的減法。結果跟定點(diǎn)后的系數進(jìn)行定點(diǎn)乘法，之后將結果數據進(jìn)行移位操作，然后通過(guò)累加輸出結果。常用的并行處理有兩種最基本的連接模式：流水線(xiàn)連接和并行陣列連接。針對該算法，采用流水線(xiàn)連接方式進(jìn)行。在流水線(xiàn)結構中，一個(gè)大任務(wù)被分解成復雜性大致相同的小任務(wù)，各小任務(wù)在流水線(xiàn)上同時(shí)執行，整個(gè)任務(wù)的速度取決于執行時(shí)間最長(cháng)的子任務(wù)的執行時(shí)間。在本論文設計中把增強算法模塊化分成判斷模塊，減法模塊，乘法模塊，移位模塊和累加模塊，并將其進(jìn)行流水連接。算法邏輯框圖如圖3所示。

　　Cyclone器件中的M4K 塊支持軟乘法器，在設計中采用ALTERA的IP實(shí)現。乘法器的IP核如圖4所示。

　　2.2.2 FPGA算法調試結果分析

　　通過(guò)SignalTap抓取圖像值為0×08的圖像增強算法的調試結果見(jiàn)圖5.系數k1 為1，bit1 為4時(shí)，圖像經(jīng)算法后的像素值image_data_out為1，符合算法結果正確。

　　3 結論

　　本文設計開(kāi)發(fā)了一款以FPGA 為核心控制芯片的嵌入式圖像采集卡。采集卡以FPGA 為邏輯和算法實(shí)現的核心器件，不僅實(shí)現了傳統意義上的圖像采集，而且實(shí)現了CCD 相機控制和激光器同步曝光功能，打破了以往單純靠增加硬件設備實(shí)現同步控制的方法，簡(jiǎn)化了系統硬件結構并節約系統成本。此外，在系統中嵌入了圖像增強算法和采用PCI接口與計算機連接滿(mǎn)足了高速采集的要求。根據所選芯片的自身特點(diǎn)，設計了相關(guān)的圖像增強算法。用VHDL和原理圖結合的方法對FPGA 進(jìn)行編程，實(shí)現了圖像采集系統的各個(gè)功能模塊。在FPGA內嵌入了圖像增強集成系統，用硬件并行處理實(shí)現，經(jīng)仿真該法效果很好。