一種通用數據采集系統的設計方案

　　2.5 電氣隔離設計

　　由于該系統為模擬/數字混合信號系統，電路中的噪聲會(huì )對數模和模數轉換精度造成影響，因此在電路的實(shí)現上應該對板卡芯片進(jìn)行降噪和隔離保護，這樣既避免了不同信號之間的相互影響，提高了系統的共模抑制能力，也使得一些比較昂貴的芯片不會(huì )因為外部信號的不穩定而燒毀。

　　傳統的隔離方式是對每個(gè)通道都使用電容耦合模擬隔離芯片ISO124等進(jìn)行隔離。這類(lèi)隔離方式其輸入和輸出分別由兩組直流電源供電，而且存在較大的漂移，輸出信號通常存在紋波，尤其當信號比較小時(shí)，輸出的相對誤差會(huì )增大。因此，還需要對輸出信號進(jìn)行濾波、調零等調理措施，使得系統電路比較復雜。

　　光電耦合器性能優(yōu)越，具有良好的抗干擾能力，因而被廣泛地應用于輸入和輸出信號的電氣隔離。使用HCPL2630 等高速光耦進(jìn)行光耦隔離，只需要一組直流供電電源，電路十分簡(jiǎn)單。其良好的電絕緣能力和抗干擾能力使得模擬地和數字地分開(kāi)，消除了共模電壓影響。系統選用串行而非并行的ADC和DAC，只需要隔離三路的SPI總線(xiàn)數字信號，這樣進(jìn)一步簡(jiǎn)化了電路設計。

　　3 軟件設計

　　3.1 FPGA邏輯

　　FPGA智能板卡是整個(gè)數據采集系統的核心，由其產(chǎn)生和發(fā)送DAC與ADC的SPI接口和工作時(shí)序。其內部的邏輯單元主要包括：DAC 控制器、ADC 控制器、接口單元等。DAC 和ADC 控制器是FPGA 內部的主要執行單元，它按照DAC和ADC工作時(shí)序進(jìn)行相應的工作。

　　DAC 控制器：對于發(fā)送過(guò)程，在建立周期，DAC 控制器初始化控制信號CS(置“1”);在命令周期，使能CS信號(置“0”)，同時(shí)按照時(shí)鐘節拍，將16 b 命令字以串行方式發(fā)送至DAC;在采樣周期，對CS信號進(jìn)行保持;轉換周期，置位CS信號(置“1”);對于接收過(guò)程，在建立周期LDAC處于鎖定狀態(tài)(置“1”);在接收周期，以串行方式接收上次轉換的16 b數據;在存儲周期，控制器將LADC置“0”，改變寄存器內容;在空閑周期，復位LADC(置“1”)恢復寄存器的鎖定狀態(tài)。

　　ADC 控制器：對于發(fā)送過(guò)程，在建立周期，ADC 控制器初始化控制信號CS(置“l(fā)”);在命令周期，使能CS信號(置“0”)，同時(shí)按照時(shí)鐘節拍，將16 b 命令字以串行方式發(fā)送至ADC;在采樣周期，對CS信號進(jìn)行保持;在轉換周期，置位CS信號(置“1”)，并載入下一通道的命令字，同時(shí)，計算下一次接收數據的存儲地址。對于接收過(guò)程，在建立周期，控制器清零各接收寄存器，同時(shí)復位內部RAM的寫(xiě)信號WR(置“0”);在接收周期，控制器按照時(shí)鐘節拍，接收ADC 上一次轉換的14 b 串行數據;在存儲周期，控制器使能WR 信號(置“1”)，并將接收到的數據寫(xiě)入ADC通道對應的RAM 單元;在空閑周期，控制器復位WR信號(置“0”)。

　　3.2 LabVIEW程序設計

　　根據FPGA內部的邏輯單元結構和功能，通過(guò)NI公司的LabVIEW圖形化編程開(kāi)發(fā)平臺對上述邏輯進(jìn)行了設計，并進(jìn)行了功能仿真。給出ADC 控制器LabVIEW程序實(shí)現，如圖6所示。

　　NI公司的LabVIEW 圖形化編程開(kāi)發(fā)平臺具有一系列的優(yōu)點(diǎn)，它不同于VHDL等基于時(shí)序的語(yǔ)言，而是一種基于信號流向的語(yǔ)言，程序運行過(guò)程和真實(shí)硬件電路運行原理相似，用LabVIEW編程的過(guò)程就像設計電路圖一樣。另外它有不需要預先編譯就存在語(yǔ)法檢查和調試過(guò)程使用的數字探針，其豐富的函數、數值分析、信號處理和設備驅動(dòng)等功能，都是十分優(yōu)越的。LabVIEW將廣泛的數據采集、分析與顯示功能集中在了同一個(gè)環(huán)境中，可以在自己的平臺上無(wú)縫地集成一套完整的應用方案。

　　將由LabVIEW 圖形化編程開(kāi)發(fā)平臺通過(guò)FPGA 生成的正弦信號經(jīng)D/A 電路輸出，經(jīng)過(guò)A/D 電路進(jìn)行采集。分別選定四路不同的D/A 通道和A/D 通道進(jìn)行輸出和輸入顯示，圖形一致，程序運轉正常，波形顯示清晰。限于DAC 和ADC 轉換速度，采集到的波形存在著(zhù)微小的相位延遲。如圖7所示。

　　4 結語(yǔ)

　　基于NI公司FPGA 板卡的通用數據采集系統方案的設計與實(shí)現。通過(guò)實(shí)例證實(shí)了該系統可靠性、實(shí)時(shí)性、快速性比較好，使得數據處理能力得到了極大的提高，可完全勝任大容量、高精度數據的高速采集。對于采集到的信號可以進(jìn)行實(shí)時(shí)處理或保存，也可通過(guò)串行口將其送至上位機進(jìn)行后續分析處理。對于不同應用場(chǎng)合，在FPGA的邏輯單元足夠的情況下可以很簡(jiǎn)便地依據實(shí)際情況對其做相應調整，具有較強的通用性，實(shí)用價(jià)值比較高。