MPEG算法在列車(chē)運行監控系統中的應用
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1 硬件系統組成
該監控記錄設備總體結構如圖1所示，整個(gè)系統由A／D轉換芯片、數字信號處理器DSP、CPLD控制器、Flash大容量存儲器及LCD顯示屏等組成。
在本系統中A／D轉換芯片用來(lái)完成信號的轉換，數據格式在16、18、20bit之間可選；數字信號處理器(DSP)為系統的核心數字處理器，功能強大，完成數字信號的壓縮編碼；CPLD用于數據傳送的控制以及對A／D轉換器、Flash存儲器和LCD顯示屏等器件的初始化檢測設置；Flash大容量存儲器用來(lái)進(jìn)行數據的存儲；LCD顯示屏用來(lái)顯示當前系統所處的狀態(tài)，如運行等待、數據處理等。系統上電后，若有音頻／語(yǔ)音信號輸入A／D轉換器，通過(guò)中斷、查詢(xún)判斷輸入的信號類(lèi)別，之后進(jìn)行音頻／語(yǔ)音信號的模擬／數字格式轉換，得到的一串數字信號送入DSP進(jìn)行數據壓縮編碼后，經(jīng)由CPLD存儲到Flash大容量存儲器中。整個(gè)系統以流水線(xiàn)的方式工作，數據的采集、壓縮編碼、存儲同時(shí)進(jìn)行。
1．1 音頻／語(yǔ)音處理器UDA1341TS
UDA1341TS是由Philips公司生產(chǎn)的一款單片立體聲A／D、D／A轉換器，低功耗，工作電壓3．0V，信噪比為97dB，具有雙通道輸入功能，采樣頻率在16kHz、32kHz和44．1kHz之間可選。
UDAl341TS與DSP構成音頻／語(yǔ)音信號采集系統，主要涉及到位采樣時(shí)鐘(BCK)、字同步時(shí)鐘(WS)、采樣數據輸出(DATA0)、系統時(shí)鐘輸入(SYSCLK)這幾個(gè)對時(shí)序有要求的引腳。系統中，DATA0作為輸出引腳，與DSP的BDR0引腳相連；BCK、WS、SYSCLK作為輸入引腳，其時(shí)序由DSP供給。UDA1341TS的系統時(shí)鐘只能是256Fs、384Fs、512Fs，通過(guò)對狀態(tài)寄存器的SC0位和SC1位編程可實(shí)現系統時(shí)鐘的選擇設置。這里Fs是音頻／語(yǔ)音信號的采樣頻率。在數據采樣時(shí)，WS用來(lái)指明UDA1341TS的DATAO輸出的有效數據。當系統對VINL(左聲道)端口進(jìn)行采樣時(shí)，WS的上升沿表明一幀數據的起始，下降沿表明一幀數據的結束；當系統對VINR(右聲道)端口進(jìn)行采樣時(shí)，WS的下降沿表明一幀數據的起始，上升沿表明一幀數據的結束。
UDA1341TS提供了一個(gè)L3端口，利用CPLD控制器對L3的L3DATA、L3MODE、L3CLOCK三個(gè)引腳進(jìn)行編程，可以設置其內部的寄存器。當L3MODE引腳為低電平時(shí)，通過(guò)L3DATA引腳輸入寄存器地址信息；當L3MODE引腳為高電平時(shí)，通過(guò)L3DATA引腳輸入有關(guān)寄存器設置的數據信息(如設置芯片系統時(shí)鐘頻率、數據輸入格式、芯片工作模式等)。UDA1341TS與DSP的McBSP(多通道緩沖同步串口)相連，各種同步信號由DSP產(chǎn)生，這樣就保證了新數據的正常接收以及已接收數據的正常處理。UDA1341TS與DSP的硬件連接圖如圖2所示。
1．2 音頻／語(yǔ)音編碼器TMS320VC5402
數字音頻／語(yǔ)音信號的壓縮需要大量的數字信號處理，一般單片機是無(wú)法完成的，所以本系統中選用TI公司的DSP芯片TMS320VC5402(以下簡(jiǎn)稱(chēng)‘C5402)對音頻／語(yǔ)音信號進(jìn)行壓縮處理?！瓹5402是TI公司于1999年10月推出的54X系列定點(diǎn)DSP，操作速率達100MIPS，具有增強的多總線(xiàn)結構，三條獨立的16位數據存儲器總線(xiàn)和一條程序存儲器總線(xiàn)；40位的算術(shù)邏輯單元，包括兩個(gè)獨立的40位累加器、17位
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