基于PLD與AVR總線(xiàn)通信接口VHDL設計與實(shí)現

4、仿真驗證結果

使用Quartus II 6.0 自帶的仿真軟件仿真結果如圖2和圖3所示。圖中ale、cs、rd、we、mcu_data 是激勵信號，表示ATmega64L 相應接口信號，conreg1和 conreg2 為EPM570 輸出信號，其目的是為了觀(guān)察仿真結果是否正確，而實(shí)際應用中應根據項目需求而進(jìn)行添加或是減少相應的I/O口。

圖2是ATmega64L向 EPM570 寫(xiě)數據過(guò)程。首先，在片選信號cs為低期間，在ale信號的下降沿，鎖存mcu_data上的數據到add內部地址鎖存寄存器。然后，在we信號低電平時(shí)，把mcu_data (0XAA)的數據直接寫(xiě)到conreg1（B10101010），通過(guò)外接指示燈可以直接觀(guān)察結果是否正確，當然，在實(shí)際應用中可以把數據鎖存到內部寄存器中。

圖2寫(xiě)數據0X“AA”到0地址處

圖3是讀數據過(guò)程。在片選信號為低期間，首先，在ale信號的下降沿，鎖存mcu_data(0X01)數據到add內部地址鎖存寄存器。然后，在rd信號的低電平期間，把內部寄存器地址為0X01的數據reg02（0xAA）讀到mcu_data數據線(xiàn)上傳回單片機ATmega64L。

圖3 讀地址為0X“01”上的數據0x“AA”并傳回數據總線(xiàn)

從讀寫(xiě)數據圖中可以看出，ATmega64L對EPM570內部數據讀寫(xiě)過(guò)程完全滿(mǎn)足ATmega64L數據手冊上的時(shí)序需要。關(guān)于A(yíng)Tmega64L的讀寫(xiě)時(shí)序可以參考ATmega64L數據手冊。

5、結語(yǔ)

本文實(shí)現PLD與AVR ATmega64L通信接口設計是筆者設計的一種紡織機械控制設備的一部分，經(jīng)實(shí)際驗證完全正確，并已投入生產(chǎn)。簡(jiǎn)單地修改該讀寫(xiě)通信模塊，可應用于多個(gè)CPLD或FPGA與單片機通信接口的項目中，本模塊還可以根據需要擴展為16位、32位地址線(xiàn)的讀寫(xiě)接口。

本文創(chuàng )新點(diǎn)：充分利用可編程邏輯器件豐富的I/O口和內部可編程邏輯資源，通過(guò)總線(xiàn)讀寫(xiě)的方式通訊，使PLD和MCU的通信速度大大提高，同時(shí)也提高了嵌入式系統或是工業(yè)控制中的其他相關(guān)性能，極大提高產(chǎn)品的競爭力。