基于PLD與AVR總線(xiàn)通信接口VHDL設計與實(shí)現

1、引言

嵌入式系統在日常生活中的大量使用，人們也對其性能和速度提出了更高的要求。微控制器和可編程邏輯器件的結合，更能充分發(fā)揮嵌入式系統的優(yōu)勢。本文設計和實(shí)現的微控制器與可編程邏輯器件之間總線(xiàn)讀寫(xiě)方式通信比傳統的串行通信更可靠、速度更快。下面是一些相關(guān)術(shù)語(yǔ)的說(shuō)明。

總線(xiàn)：任何一個(gè)微處理器都要與一定數量的部件和外圍設備連接，但如果將各部件和每一種外圍設備都分別用一組線(xiàn)路與CPU直接連接，那么連線(xiàn)將會(huì )錯綜復雜，甚至難以實(shí)現。為了簡(jiǎn)化硬件電路設計、簡(jiǎn)化系統結構，常用一組線(xiàn)路，配置以適當的接口電路，與各部件和外圍設備連接，這組共用的連接線(xiàn)路被稱(chēng)為總線(xiàn)[2]。采用總線(xiàn)結構便于部件和設備的擴充，尤其制定了統一的總線(xiàn)標準則容易使不同設備間實(shí)現互連。

AVR：ATMEL公司的AVR單片機，是增強型RISC內載FLASH的單片機，芯片上的FLASH存儲器附在用戶(hù)的產(chǎn)品中，可隨時(shí)編程，再編程，使用戶(hù)的產(chǎn)品設計容易，更新?lián)Q代方便。AVR單片機采用增強的RISC結構 ，使其具有高速處理能力，在一個(gè)時(shí)鐘周期內可執行復雜的指令。本系統采用的AVR Mega64L還具有：用32個(gè)通用工作寄存器代替累加器，從而可以避免傳統的累加器和存儲器之間的數據傳送造成的瓶頸現象；一個(gè)時(shí)鐘周期執行一條指令；可直接訪(fǎng)問(wèn)8M字節程序存儲器和8M字節數據存儲器寄存器等特點(diǎn)[3]。

PLD（Programmable Logic Device）：PLD分為CPLD（Complex Programmable Logic Device）復雜的可編程邏輯器件和FPGA（Field Programmable Gate Array）現場(chǎng)可編程門(mén)陣列兩大類(lèi)[2、3]。

兩者的功能基本相同，只是實(shí)現原理略有不同，所以我們有時(shí)可以忽略這兩者的區別，統稱(chēng)為可編程邏輯器件或CPLD/FPGA。PLD是一種具有豐富的可編程I／O引腳的可編程邏輯器件，具有在系統可編程、使用方便靈活的特點(diǎn)；不但可實(shí)現常規的邏輯器件功能，還可實(shí)現復雜的時(shí)序邏輯功能。把PLD應用于嵌入式應用系統，同單片機結合起來(lái)更能體現其在系統可編程、使用方便靈活的特點(diǎn)。PLD同單片機接口，可以作為單片機的一個(gè)外設，實(shí)現單片機所要求的功能。實(shí)現了嵌入式應用系統的靈活性，可以大大縮短設計時(shí)間，減少PCB面積，也提高了嵌入式應用系統的性能。

VHLD：VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,一種被IEEE和美國國防部確認為標準硬件描述語(yǔ)言。VHDL主要用于描述數字系統的結構、行為、功能和接口。VHDL的程序結構特點(diǎn)是將一項工程設計，或稱(chēng)設計實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統）分成外部（或稱(chēng)可視部分)和內部（或稱(chēng)不可視部分），涉及實(shí)體的內部功能和算法完成部分[4,5]。在對一個(gè)設計實(shí)體定義了外部界面后，一旦其內部開(kāi)發(fā)完成后，其他的設計就可以直接調用這個(gè)實(shí)體。

2、PLD同單片機接口設計

系統中采用的MAX II EPM570 芯片有邏輯單元數（LE）570個(gè)，等效典型宏單元數440個(gè)，最大用戶(hù)I/O管腳數160個(gè)，用戶(hù)FLASH存儲器比特數8192，tPD1 角對角性能5.5 ns，tPD2最快性能3.7 ns。采用100-pin TQFP封裝。

EPM570同單片機接口原理如圖1所示。

圖1 ATmega64L與EPM570接口示意圖

EPM570同單片機接口設計中，單片機采用Atmel公司的AVR系列的ATmega64L。ATmega64L通過(guò)ALE、CS、RD、WE、P0口（數據地址復用）同EPM570芯片相連接。ALE：地址鎖存信號；CS：片選信號；RD：讀信號；WR：寫(xiě)信號；AD0～AD7：數據地址信號復用數據線(xiàn)。

本系統的設計思想是：在EPM570設置兩個(gè)內部控制寄存器，通過(guò)單片機對兩個(gè)控制寄存器的讀寫(xiě)來(lái)完成對其它通信過(guò)程的控制。EPM570設置的兩個(gè)控制寄存器，可以作內部寄存器，也可以直接映射為I/O口，根據實(shí)際需要而進(jìn)行設置。

本系統設計的關(guān)鍵是：在EMP570 上實(shí)現的存儲器的讀寫(xiě)時(shí)序要滿(mǎn)足ATmega64L對外部讀寫(xiě)時(shí)序的需要，有關(guān)ATmega64L對外部讀寫(xiě)時(shí)序請參考相關(guān)資料和ATmega64L的數據手冊。

3、PLD同單片機AVR讀寫(xiě)接口VHDL實(shí)現

PLD的設計流程[6,7]一般應包括以下幾部分：

① 設計輸入?？梢圆捎迷韴D輸入、DHL語(yǔ)言描述、EDIF網(wǎng)表讀入或波形輸入等方式。

② 功能仿真。此時(shí)為零延時(shí)模式，主要檢驗輸入是否有誤。

③ 編譯。主要完成器件的選取及適配，邏輯的綜合及器件的裝入，延時(shí)信息的提取。

④ 后仿真。將編譯產(chǎn)生的延時(shí)信息加入到設計中，進(jìn)行布局布線(xiàn)后的仿真，是與實(shí)際器件工作時(shí)的情況基本相同的仿真。

⑤ 編程驗證。有后仿真確認的配置文件下載到PLD相關(guān)配置器件中，加入實(shí)際激勵，進(jìn)行測試，以檢查是否完成預定功能。

以上各步驟若出現錯誤現象，則需要重新回到設計階段，修正錯誤輸入或調整電路，在重復上述過(guò)程直到其完全滿(mǎn)足電子系統需要。

本系統中，使用Altera公司提供的集成開(kāi)發(fā)軟件Quartus II 6.0 進(jìn)行設計，在進(jìn)行模塊實(shí)現時(shí)請參考ATmega64L的數據手冊中關(guān)于A(yíng)Tmega64L對外部存儲器的讀寫(xiě)時(shí)序。

本設計實(shí)現 的VHDL部分源碼如下：

地址鎖存：

寫(xiě)數據進(jìn)程：

讀數據進(jìn)程：