基于FPGA的ARM并行總線(xiàn)設計與仿真分析

　　WE為ARM輸入到FPGA的寫(xiě)使能信號。CS為ARM輸入到FPGA的片選信號，FPGA沒(méi)有被ARM選中時(shí)必須輸出高阻態(tài)，以避免總線(xiàn)沖突。

　　2.2 FPGA的雙向總線(xiàn)設計

　　在 FPGA的并行總線(xiàn)設計中，如果頂層和底層的模塊都要用到雙向的IO端口，則要遵守設計原則；否則不利于VHDL程序的綜合。雙向IO端口的設計原則是：只有頂層設計才能用INOUT類(lèi)型的端口，在底層模塊中應把頂層的INOUT端口轉化為獨立的IN（輸入）。OUT（輸出）端口并加上方向控制端口。頂層設計的VHDL代碼如下：

　　其中，DATA_i.DATA_o和output_en均為FPGA內部的信號，在內部的各層次模塊中，通過(guò)這三個(gè)信號就可以進(jìn)行單向的IO控制。這樣，頂層設計中雙向的DATA端口轉化為了內部單向的DATA_i（輸入）。DATA_o（輸出）和output_en（輸出使能）。在內部各模塊中，結合這三個(gè)信號以及ADDR。OE。WE。CS等信號，則可方便地實(shí)現ARM總線(xiàn)接口的功能。實(shí)現的VHDL關(guān)鍵代碼如下：

　　3 仿真結果分析

　　通過(guò)QuartusII仿真工具，對FPGA并行總線(xiàn)進(jìn)行時(shí)序仿真；仿真結果如圖3所示。根據ARM并行總線(xiàn)的讀寫(xiě)時(shí)序圖要求，從仿真結果可以看出FPGA的總線(xiàn)接口設計滿(mǎn)足了設計的要求。由于選用的FPGA器件內部帶有邏輯分析儀的功能模塊，通過(guò)QuartusII軟件中的SignalTapII邏輯分析工具，對FPGA的設計模塊進(jìn)行在線(xiàn)測試，發(fā)現總線(xiàn)時(shí)序了滿(mǎn)足ARM并行總線(xiàn)的要求，且工作穩定，從另一個(gè)角度驗證了設計和仿真結果的正確性。

　　4 結論

　　由于FPGA技術(shù)和ARM技術(shù)應用越來(lái)越廣泛，通過(guò)設計并行總線(xiàn)接口來(lái)實(shí)現兩者之間的數據交換，可以較容易地解決快速傳輸數據的需求，因此設計滿(mǎn)足系統要求的FPGA并行總線(xiàn)顯得尤為重要。本文設計的FPGA的ARM外部并行總線(xiàn)接口，滿(mǎn)足了總線(xiàn)的時(shí)序要求，并在某航空機載雷達應答機中進(jìn)行了應用，系統運行穩定，性能良好。以上的設計和仿真方法，對其他類(lèi)似的設計也有一定的參考作用。