基于FPGA的ARM并行總線(xiàn)設計與仿真分析

　　在數字系統的設計中，FPGA+ARM的系統架構得到了越來(lái)越廣泛的應用，FPGA主要實(shí)現高速數據的處理；ARM主要實(shí)現系統的流程控制。人機交互。外部通信以及FPGA控制等功能。I2C、SPI等串行總線(xiàn)接口只能實(shí)現FPGA和ARM之間的低速通信; 當傳輸的數據量較大。要求高速傳輸時(shí)，就需要用并行總線(xiàn)來(lái)進(jìn)行兩者之間的高速數據傳輸。

　　下面基于A(yíng)RM處理器LPC2478 以及FPGA器件EP2C20Q240，以ARM外部總線(xiàn)的讀操作時(shí)序為例，研究?jì)烧咧g高速傳輸的并行總線(xiàn)；其中，數據總線(xiàn)為32位；并在FPGA內部構造了1024x32bits的SRAM高速存儲緩沖器，以便于A(yíng)RM處理器快速讀寫(xiě)FPGA內部數據。

　　1 ARM并行總線(xiàn)的工作原理

　　ARM處理器LPC2478的外部并行總線(xiàn)由24根地址總線(xiàn)。32根數據總線(xiàn)和若干讀寫(xiě)、片選等控制信號線(xiàn)組成。根據系統需求，數據總線(xiàn)寬度還可以配置為8位，16位和32位等幾種工作模式。

　　在本設計中，用到ARM外部總線(xiàn)的信號有：CS.WE.OE.DATA［310］.ADDR［230］.BLS等。CS為片選信號，WE為寫(xiě)使能信號，OE 為讀使能信號，DATA為數據總線(xiàn)，ADDR地址總線(xiàn)，BLS為字節組選擇信號。ARM的外部總線(xiàn)讀操作時(shí)序圖，分別如圖1所示。

　　根據ARM外部并行總線(xiàn)操作的時(shí)序，ARM外部總線(xiàn)的讀寫(xiě)操作均在CS為低電平有效的情況下進(jìn)行。由于讀操作和寫(xiě)操作不可能同時(shí)進(jìn)行，因此WE和OE信號不能同時(shí)出現低電平的情況。

　　數據總線(xiàn)DATA是雙向的總線(xiàn)，要求FPGA也要實(shí)現雙向數據的傳輸。在時(shí)序圖中給出了時(shí)序之間的制約關(guān)系，設計FPGA時(shí)應該滿(mǎn)足ARM信號的建立時(shí)間和保持時(shí)間的要求，否則可能出現讀寫(xiě)不穩定的情況。

　　2 FPGA的并行總線(xiàn)設計

　　2.1 FPGA的端口設計

　　FPGA 和ARM之間的外部并行總線(xiàn)連接框圖，如圖2所示。由于FPGA內部的SRAM存儲單元為32位，不需要進(jìn)行字節組的選擇，因此BLS信號可以不連接。為了便于實(shí)現ARM和FPGA之間數據的快速傳輸，FPGA內部的SRAM既要與ARM處理器進(jìn)行讀寫(xiě)處理，還要跟FPGA內部的其他邏輯模塊進(jìn)行數據交換，因此SRAM采用雙口RAM來(lái)實(shí)現。

　　從端口的方向特性看，DATA端口是INOUT（雙向）方式，其余端口均為IN（輸入）方式。從端口的功能看，clk20m是全局時(shí)鐘，在實(shí)現時(shí)應采用 FPGA的全局時(shí)鐘網(wǎng)絡(luò )，這樣可以有效減少時(shí)鐘延時(shí)，保證FPGA時(shí)序的正確性。ADDR是16位的地址總線(xiàn)，由ARM器件輸入到FPGA。DATA是 32位的雙向數據總線(xiàn)，雙向總線(xiàn)的設計是整個(gè)設計的重點(diǎn)。OE為ARM輸入到FPGA的讀使能信號。