功率LDM0S中的場(chǎng)極板研究與設計

0 引言

隨著(zhù)功率集成電路的飛速發(fā)展，功率半導體器件的研究與開(kāi)發(fā)顯得愈發(fā)重要。LDMOS是DMOS器件的一種橫向高壓器件。具有耐壓高、增益大、失真低等優(yōu)點(diǎn)，并且更易與CMOS工藝兼容，因此在射頻集成電路中得到了廣泛的應用。目前LDMOS設計的重點(diǎn)是如何合理緩和擊穿電壓與導通電阻之間的矛盾，并且保證其有較高的穩定性。

場(chǎng)板技術(shù)是功率LDMOS器件中使用最為頻繁的一種終端技術(shù)。合理的場(chǎng)板設計可以使漂移區的平均電場(chǎng)增加，減小電場(chǎng)峰值，從而達到抑制熱載流子效應，提高擊穿電壓等目的。因此，建立LDMOS的電場(chǎng)分布模型，理論上對場(chǎng)板下的電場(chǎng)分布進(jìn)行數值分析有重要的現實(shí)指導意義。本文將通過(guò)建立二維解析模型研究LDMOS的場(chǎng)板的不同結構對于其漂移區電場(chǎng)和電勢的影響，并在此基礎上通過(guò)優(yōu)化場(chǎng)板來(lái)提高LDMOS的性能。

1 二維解析模型

LDMOS的橫向切面圖如圖l所示。其中X和Y分別為距漂移區左上角的橫向距離和縱向距離，漂移區分成五部分，各區邊界點(diǎn)的橫坐標分別設為L(cháng)1、L2、L3、L4和L5。各區對應的襯底耗盡層寬度分別為tis(i=1，2，3，4，5)。柵極下氧化層的厚度為tox1，場(chǎng)板下的氧化層厚度為tox2，漏端下氧化層厚度為tox3。n-drift漂移區的濃度為Nn，厚度為td。P型硅襯底濃度為Nsub，所加柵壓為Vg1，場(chǎng)板所加電壓為Vg2，漏壓Vd。源極和襯底接地。則漂移區的二維電勢分布φ(x，y)滿(mǎn)足二維泊松方程：

其中εo和εsi分別為真空介電常數和Si的介電常數。

由于漂移區是均勻摻雜的，在1區(0≤x≤L1)對式(1)進(jìn)行y方向的積分可得：

由于Si02／Si界面上的電位移是連續的，忽略Si02中固定電荷，可得：

由于2、4、5區中縱向電場(chǎng)和橫向電場(chǎng)相比可忽略，可近似認為

其他各區的對應的耗盡層厚度可由得到，而由[2]可定義

根據漂移區表面電場(chǎng)和電勢的連續性可得出邊界條件

將上式在x方向微分，解得

式中Ui(i=1，2，3，4）的值可由Ei(Li，0)=Ei+1(Li，0)解得。

2 結果和分析

上圖是在器件關(guān)態(tài)條件下漂移區表面電勢和電場(chǎng)分布的理論值。采用的數據如下：

從圖中可以看出，LDMOS處于關(guān)態(tài)時(shí)根據理論模型計算得到的結果和Medici仿真結果的比較。由于本文的模型忽略了氧化層固定電荷，所以和Medici仿真結果有差異較小。由圖可見(jiàn)，漂移區的電場(chǎng)峰值出現在p阱／n-漂移區結處、場(chǎng)板的兩端與漏端附近。這些電場(chǎng)峰值處也就是最可能的擊穿點(diǎn)。

下面將詳細討論多晶柵場(chǎng)極板的長(cháng)度和位置對漂移區表面電場(chǎng)和電勢的影響。圖4為不同場(chǎng)板長(cháng)度下漂移區表面電場(chǎng)分布。由圖可見(jiàn)，隨著(zhù)場(chǎng)板長(cháng)度的增加，場(chǎng)板下的電場(chǎng)峰值先減小后增加，這是因為場(chǎng)板長(cháng)度較短時(shí)，場(chǎng)板末端與場(chǎng)氧鳥(niǎo)嘴區以及p阱／n-漂移區結距離較近，等勢線(xiàn)在此區域分布較密，三者相互作用可使此處表面電場(chǎng)增強，器件容易在此處發(fā)生雪崩擊穿；隨著(zhù)場(chǎng)板長(cháng)度增加，場(chǎng)板末端和漏極距離縮短，進(jìn)而調制漏電極附近的電場(chǎng)峰值，使得電場(chǎng)在整個(gè)漂移區內分布更加均勻，提高器件的耐壓能力。但是場(chǎng)板長(cháng)度過(guò)長(cháng)時(shí)，反而會(huì )增強漏端電場(chǎng)，因此，對于LDMOS，場(chǎng)板長(cháng)度有一個(gè)最優(yōu)值。

圖5為不同場(chǎng)板位置時(shí)漂移區表面電場(chǎng)分布，此時(shí)場(chǎng)板長(cháng)度取2．5μm。由圖知，隨著(zhù)場(chǎng)板向漏端靠近，場(chǎng)板下的電場(chǎng)峰值逐漸增加，這是場(chǎng)板所加電壓與漏壓共同作用所致。這一點(diǎn)對提高器件的耐壓能力很有幫助，也是優(yōu)化設計場(chǎng)極板位置的主要依據。當場(chǎng)極板遠離柵極時(shí)，出現溝道末端電場(chǎng)上升，漏端電場(chǎng)下降的趨勢?？紤]到漏端電場(chǎng)峰值更大，此處是器件的擊穿點(diǎn)，因此設計時(shí)主要考慮降低漏端電場(chǎng)峰值。因此，針對文中的LDMOS器件結構，場(chǎng)板位置應該設計在靠近漏極處。從圖4和圖5可見(jiàn)最大電場(chǎng)峰值位于漏端，因此一旦發(fā)生熱載流子效應，這里電離積分很大，是熱電子產(chǎn)生的主要區域。與柵氧化層處的熱載流子效應不同，漏端熱載流子進(jìn)入場(chǎng)氧化層形成的界面電荷距離溝道很遠，因此不會(huì )改變器件的閾值電壓，但是這部分電荷會(huì )影響到漂移區電流密度的分布，進(jìn)而改變器件的驅動(dòng)電流和跨導，對LDMOS的可靠性產(chǎn)生影響。

圖6為場(chǎng)板加不同電壓時(shí)的漂移區表面電場(chǎng)分布圖。此時(shí)場(chǎng)板長(cháng)度取2．5μm，場(chǎng)板距離柵極0．5μm。從圖中可以看出，隨著(zhù)場(chǎng)板所加電壓的增大，場(chǎng)板靠近柵極的一端電場(chǎng)峰值增大，而靠近漏極一端的電場(chǎng)峰值減小，即整個(gè)場(chǎng)板區的電勢降落隨場(chǎng)板電壓的增大而增大。而其他區域的電場(chǎng)隨場(chǎng)板電壓變化不大。因此對于LDMOS場(chǎng)板電壓的控制也是器件設計的一個(gè)重要因素。

3 結論

本文根據LDMOS器件漂移區電場(chǎng)分布和電勢分布的二維解析模型，通過(guò)分段求解泊松方程得出了器件漂移區表面電勢分布和電場(chǎng)分布的解析表達式，并根據所得的表達式分析了LDMOS一階場(chǎng)板的長(cháng)度和位置以及場(chǎng)板所加電壓對于其漂移區表面電勢和電場(chǎng)分布的影響。計算結果表明，LDMOS的場(chǎng)板各參數對于器件的性能有很大影響。因此，本文的分析模型對于實(shí)際LDMOS器件的設計有著(zhù)重要的指導意義。