超低功耗、高集成的模擬前端芯片MAX5865是針對便攜式通信設備例如手機、PDA、WLAN以及3G無(wú)線(xiàn)終端 而設計的,芯片內部集成了雙路8位接收ADC和雙路10位發(fā)送DAC,可在40Msps轉換速率下提供超低功耗與更高的動(dòng)態(tài)性能。芯片中的ADC模擬輸入放大器為全差分結構,可以接受1VP-P滿(mǎn)量程信號;而DAC模擬輸出則是全差分信號,在1.4V共模電壓下的滿(mǎn)量程輸出范圍為400mV。利用兼容于SPITM和MICROWIRETM的3線(xiàn)串行接口可對工作模式進(jìn)行控制,并可進(jìn)行電源管理,同時(shí)可以選擇關(guān)斷、空閑、待機、發(fā)送、接收及收發(fā)模式。通過(guò)3線(xiàn)串口將器件配置為發(fā)送、接收或收發(fā)模式,可使MAX5865工作在FDD或TDD系統。在TDD模式下,接收與發(fā)送DAC可以共用數字總線(xiàn),并可將數字I/O的數目減少到一組10位并行多路復用總線(xiàn);而在FDD模式下,MAX5865的數字I/O可以被配置為18位并行多路復用總線(xiàn),以滿(mǎn)足雙8位ADC與雙10位DAC的需要。

1 MAX5865的工作原理
圖1所示為MAX5865內部結構原理框圖,其中,ADC采用七級、全差分、流水線(xiàn)結構,可以在低功耗下進(jìn)行高速轉換。每半個(gè)時(shí)鐘周期對輸入信號進(jìn)行一次采樣。包括輸出鎖存延時(shí)在內,通道I的總延遲時(shí)間為5個(gè)時(shí)鐘周期,而通道Q則為5.5個(gè)時(shí)鐘周期,圖2給出了ADC時(shí)鐘、模擬輸入以及相應輸出數據之間的時(shí)序關(guān)系。ADC的滿(mǎn)量程模擬輸入范圍為VREF,共模輸入范圍為VDD/2±0.2V。VREF為VREFP與VREFN之差。由于MAX5865中的ADC前端帶有寬帶T/H放大器,因此,ADC能夠跟蹤并采樣/保持高頻模擬輸入>奈魁斯特頻率 。使用時(shí)可以通過(guò)差分方式或單端方式驅動(dòng)兩路ADC輸入IA+ QA+ IA-與QA- 。為了獲得最佳性能,應該使IA+與IA-以及QA+與QA-間的阻抗相匹配,并將共模電壓設定為電源電壓的一半VDD/2 。ADC數字邏輯輸出DA0~DA7的邏輯電平由OVDD決定,OVDD的取值范圍為1.8V至VDD,輸出編碼為偏移二進(jìn)制碼。數字輸出DA0~DA7的容性負載必須盡可能低<15pF ,以避免大的數字電流反饋到MAX5865的模擬部分而降低系統的動(dòng)態(tài)性能。通過(guò)數字輸出端的緩沖器可將其與大的容性負載相隔離。而在數字輸出端靠近MAX5865的地方串聯(lián)一個(gè)100Ω電阻,則有助于改善ADC性能。
MAX5865的10位DAC可以工作在高達40MHz的時(shí)鐘速率下,兩路DAC的數字輸入DD0~DD9將復用10位總線(xiàn)。電壓基準決定了數據轉換器的滿(mǎn)量程輸出。DAC采用電流陣列技術(shù),用1mA1.024V基準下 滿(mǎn)量程輸出電流驅動(dòng)400Ω內部電阻可得到±400mV的滿(mǎn)量程差分輸出電壓。而采用差分輸出設計時(shí),將模擬輸出偏置在1.4V共模電壓,則可驅動(dòng)輸入阻抗大于70kΩ的差分輸入級,從而簡(jiǎn)化RF正交上變頻器與
模擬前端電路的接口。RF上變頻器需要1.3V至1.5V的共模偏壓,內部直流共模偏壓在保持每個(gè)發(fā)送DAC整個(gè)動(dòng)態(tài)范圍的同時(shí)可以省去分立的電平偏移設置電阻,而且不需要編碼發(fā)生器產(chǎn)生電平偏移。圖2(b)給出了時(shí)鐘、輸入數據與模擬輸出之間的時(shí)序關(guān)系。一般情況下,I通道數據ID 在時(shí)鐘信號的下降沿鎖存,Q通道數據QD 則在時(shí)鐘信號的上升沿鎖存。I與Q通道的輸出同時(shí)在時(shí)鐘信號的下一個(gè)上升沿被刷新。
3線(xiàn)串口可用來(lái)控制MAX5865的工作模式。上電時(shí),首先必須通過(guò)編程使MAX5865工作在所希望的模式下。利用3線(xiàn)串口對器件編程可以使器件工作在關(guān)斷、空閑、待機、Rx、Tx或Xcvr模式下,同時(shí)可由一個(gè)8位數據寄存器來(lái)設置工作模式,并可在所有六種模式下使串口均保持有效。在關(guān)斷模式下,MAX5865的模擬電路均被關(guān)斷,ADC的數字輸出被置為三態(tài)模式,從而最大限度地降低了功耗;而空閑模式時(shí),只有基準與時(shí)鐘分配電路上電,所有其它功能電路均被關(guān)斷,ADC輸出被強制為高阻態(tài)。而在待機狀態(tài)下,只有ADC基準上電,器件的其它功能電路均關(guān)斷,流水線(xiàn)ADC亦被關(guān)斷,DA0~DA7為高阻態(tài)。
2 MAX5865的典型應用
MAX5865能以FDD或TDD模式工作在各種不同的應用中如在WCDMA-3GPP FDD 與4G技術(shù)的FDD應用中工作于Xcvr模式,或在TD-SCDMA、WCDMA-3GPPTDD 、IEEE802.11a/b/g及IEEE 802.16等TDD應用中在Tx與Rx模式間切換等。在FDD模式下,ADC和DAC可同時(shí)工作,且當fCLK 為 40MHz時(shí),消耗的功率為75.6mW。實(shí)際上,ADC總線(xiàn)與DAC總線(xiàn)是分開(kāi)的,并與數字基帶處理器通過(guò)18位(8位ADC與10位DAC)并行總線(xiàn)進(jìn)行連接。而在TDD模式下,ADC與DAC交替工作,ADC與DAC總線(xiàn)共享,它們一起構成10位并行總線(xiàn)連到數字基帶處理器,并可通過(guò)3線(xiàn)串行接口選擇Rx模式以啟用ADC或選擇Tx模式啟用DAC。由于在Rx模式下,DAC內核被禁用而不能發(fā)送;而Tx模式下,ADC總線(xiàn)為高阻態(tài),從而消除了雜散輻射,同時(shí)也避免總線(xiàn)沖突。在TDD模式下,當fCLK為40MHz時(shí),Rx模式下的功耗為63mW,Tx模式下的DAC功耗為38.4mW。
圖3所示是MAX5865工作在TDD模式的應用電路,該方案提供了完整的802.11b射頻前端解決方案。由于MAX5865的DAC采用共模電壓為1.4V的全差分模擬輸出,而ADC具有較寬的輸入共模范圍,可以直接與RF收發(fā)器接口,因此可省去電平轉換電路所需要的分立元件和放大器。同時(shí),由于內部產(chǎn)生共模電壓免除了編碼發(fā)生器的電平偏移或由電阻電平偏移引起的衰減,DAC保持了全動(dòng)態(tài)范圍。MAX5865的ADC具有1VP-P滿(mǎn)量程范圍,可接受VDD/2 ±200mV 的輸入共模電平。由于可以省去分立的增益放大器與電平轉換元件,因此簡(jiǎn)化了RF正交解調器與ADC之間的模擬接口。
3 設計注意事項
3.1 系統時(shí)鐘輸入(CLK)
MAX5865芯片的ADC與DAC共享同一CLK輸入,該輸入接受由OVDD設定的CMOS兼容信號電平,范圍為1.8V至VDD。由于器件的級間轉換取決于外部時(shí)鐘上升沿和下降沿的重復性,因此,設計時(shí)應采用具有低抖動(dòng)、快速上升和下降(<2ns)的時(shí)鐘。特別是在時(shí)鐘信號的上升沿進(jìn)行采樣時(shí),其上升沿的抖動(dòng)更應盡可能地低。任何明顯的時(shí)鐘抖動(dòng)都會(huì )影響片上ADC的SNR性能。
實(shí)際上,欠采樣應用對時(shí)鐘抖動(dòng)的要求更嚴格,由于此時(shí)有可能將時(shí)鐘輸入作為模擬輸入對待,因此,布線(xiàn)時(shí)應避開(kāi)任何模擬輸入或其它數字信號線(xiàn)。MAX5865的時(shí)鐘輸入工作在OVDD/2電壓閾值下,能接受50%±15%的占空比。
3.2 基準配置
MAX5865內部具有精密的1.024V內部帶隙基準,該基準可在整個(gè)電源供電范圍與溫度范圍內保持穩定。在內部基準模式下,REFIN接VDD時(shí)的VREF是由內部產(chǎn)生的0.512V。COM、REFP、REFN均為低阻輸出,電壓分別為VCOM=VDD/2、VREFP=VDD/2+VREF/2、VREFN=VDD/2-VREF/2。分別用0.33μF電容作為REFP、REFN與COM引腳的旁路電容,并用0.1μF電容將REFIN旁路到GND。
在外部基準模式下,在REFIN引腳一般應施加1.024V±10%的電壓。該模式下,COM、REFP與REFN均為低阻輸出,電壓分別為VCOM=VDD/2、VREFP=VDD/2+VREF/4、VREFN=VDD/2-VREF/4??煞謩e用0.33μF電容作為REFP、REFN與COM引腳的旁路電容,并用0.1μF電容將REFIN旁路到GND。在該模式下,DAC的滿(mǎn)量程輸出電壓和共模電壓均與外部基準成正比。例如,若VREFIN增加10%(最大值),則DAC的滿(mǎn)量程輸出電壓也增加10%或達到±440mV,同時(shí)共模電壓也將增加10%。

3.3 輸入/輸出耦合電路
通常,MAX5865在全差分輸入信號下可提供比單端信號更好的SFDR與THD性能,尤其是在高輸入頻率的情況下。在差分模式下,當輸入IA+、I-A-、QA+、QA- 對稱(chēng)時(shí),偶次諧波會(huì )更低,并且每路ADC輸入僅需要單端模式信號擺幅的一半。而通過(guò)非平衡變壓器可為單端信號源至全差分信號的轉換提供出色的解決方案,并可獲得極佳的ADC性能。當然,在沒(méi)有非平衡變壓器的情況下,也可以使用運放來(lái)驅動(dòng)MAX5865的ADC,此時(shí),MAXIM公司的MAX4353/MAX4454等運放便可提供高速、帶寬、低噪聲與低失真性能,以保持輸入信號的完整性。
3.4 線(xiàn)路板布線(xiàn)
MAX5865需要采用高速電路布線(xiàn)設計技術(shù),電路布局可以參考MAX5865評估板數據資料。所有旁路電容應盡可能靠近器件安裝,并與器件位于電路板的同側,同時(shí)應該選用表貼器件以減小電感??捎茫埃宝蹋铺沾呻娙菖c2.2μF電容并聯(lián),以將VDD旁路到GND;也可用0.1μF陶瓷電容與2.2μF電容并聯(lián)將OVDD旁路到OGND;同時(shí)分別用0.33μF陶瓷電容將REFP、REFN與COM旁路到GND;而用0.1μF電容將REFIN旁路到GND。
通過(guò)具有獨立地平面與電源平面層的多層板可以獲得最佳的信號完整性。模擬地(GND)與數字輸出驅動(dòng)地(OGND)應采用獨立的地平面,并分別與器件封裝上的物理位置相匹配,MAX5865裸露的背面焊盤(pán)接到GND平面,兩個(gè)地平面應單點(diǎn)相連,以使噪聲較大的數字地電流不會(huì )影響模擬地平面。兩個(gè)地平面之間空隙上的一點(diǎn)通常是單點(diǎn)共地的最佳位置,可以用一個(gè)低阻值的表貼電阻(1Ω至5Ω)、磁珠或直接短路來(lái)完成該連接。如果該地平面與所有噪聲較大的數字系統地平面如后續輸出緩沖器或DSP地平面 充分隔離,也可以使所有接地引腳共享同一個(gè)地平面。此外,高速數字信號布線(xiàn)應遠離敏感的模擬信號布線(xiàn),以確保模擬輸入與相應的轉換器隔離,減小通道間的串擾。同時(shí)應確保所有信號引線(xiàn)盡可能短,并應避免90°轉角。
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