基于CPLD的多路信號采集器的硬件電路設計

1引言

　　存儲測試的特點(diǎn)是集多參數微型傳感器及信號調整、信息采集、信息存儲及傳輸接口電路為一體，對被測物體的工作環(huán)境、運動(dòng)控制等多通道、大容量參數進(jìn)行（實(shí)時(shí)、動(dòng)態(tài)）數據采集、存儲、事后回收、數據再現、數據分析。目前，存儲測試技術(shù)已經(jīng)在許多重大武器型號的研制、生產(chǎn)中得到成功應用，并取得了一系列重要科研成果。解決了過(guò)去無(wú)法解決的重大測試難題，顯示出了突出的優(yōu)越性。

　　2 硬件設計

　　2.1 系統框圖：

　　本系統中有1路速變模擬信號、8路緩變模擬信號、4路數字信號。該采集系統能實(shí)現采集0~10V之間的模擬信號，其中單路速變模擬信號采樣率不低于40Khz,8路緩變模擬信號采樣率不低于12.5Khz，兩者精度均在0.1%,同時(shí)還能夠存儲4路數字信號。信號記錄時(shí)間均不低于0.75s，整體設計如圖1所示。

　　2.2信號調理設計

　　在本系統中，由于模擬輸入信號的電壓范圍是0～10V,所以此次設計使用LM324運算放大器組成的比例電路將輸入信號變換成0～2.5V電壓。然后輸入模擬開(kāi)關(guān)經(jīng)過(guò)跟隨器后，再輸入A/D轉換器。4路數字信號使用一個(gè)5V的穩壓管，將輸入數字信號中大于5V的高電平信號鉗制在5V，起到了調壓的作用。如果是低于5V，那么電壓將不改變。

　　2.3輸入通道設計

　　存儲測試系統常常需要多通道同時(shí)采集。此次設計中根據被測信號的特點(diǎn)選用ADG506模擬開(kāi)關(guān)進(jìn)行各通道的切換，該模擬開(kāi)關(guān)具有開(kāi)關(guān)速度快、泄漏小等特點(diǎn)，從而用最簡(jiǎn)單的硬件電路完成多路信號的存儲測試。

　　2.4采集芯片選用：

　　此次設計采用AD公司的AD7492采集芯片，AD7492為12位高速、低功耗、逐次逼近式AD轉換器。它可在2.7V-5.25V的供電電壓下工作，采樣頻率最高為1.25MSPS，從而為正確采集回速變、緩變信號提供保障。

　　2.5存儲電路設計

　　此系統中，我們共有1路速變模擬信號，8路緩變模擬信號，4路數字信號。首先，對于單路速變信號而言，其最低采樣頻率為40kHz，系統要求的最低記錄時(shí)間為0.75S此次設計中，用了一個(gè)模擬開(kāi)關(guān)和一個(gè)AD7492循環(huán)進(jìn)行數據采集，將1路速變信號和8路緩變信號交叉安排在A(yíng)DG506上，這樣在每次速變信號采集后，緊接著(zhù)采集8路緩變信號，經(jīng)過(guò)循環(huán)交叉采集后，便使得速變信號采樣率是緩變信號采樣率的8倍，所以速變信號采樣率為8×12.5kHz≥40kHz。其次，對于8路緩變信號，其單路采樣率為12.5kHz, 記錄時(shí)間為0.75s,共8路。最后，存儲４路數字信號。由于我們采用12路的AD采集，所以4路數字信號與AD產(chǎn)生的高4位信號合起來(lái)組成8位一起存入512K的SRAM 628512。因此不再單獨占用空間。由以上分析我們可以得到存儲容量為：M≥12.5kHz×8路×2×0.75+12.5kHz×8次×2×0.75=300kbyte。為了方便讀數和數據分析，在每組數據前加上通道標志位，以區分是哪一路信號。為了確保存儲空間，此次設計我們一共選用兩塊容量為512K的SRAM進(jìn)行數據存儲。AD轉換和CPLD處理后的采集信號通過(guò)74LVC4245電平轉換后送入SRAM進(jìn)行存儲。

　　3 CPLD實(shí)現計算機異步串行通訊設計

　　3.1異步串行通信的幀格式

　　在異步串行通信中，數據位是以字符為傳送單位，數據位的前、后要有起始位、停止位，另外可以在停止位的前面加上一個(gè)比特位(bit)的校驗位。其幀格式仍然采用1位開(kāi)始位+8位數據位+1位停止位.如圖2所示。此次設計中沒(méi)有奇偶效驗位。停止位，為邏輯1，總在每一幀的末尾。此次設計中停止位為1位。

　　3.2異步串行通信的波特率

　　串行口每秒發(fā)送或接收數據的位數為波特率。若發(fā)送或接收一位數據需要時(shí)間為t，則波特率為1/ t,相應的發(fā)送或接收時(shí)鐘為1/t Hz。發(fā)送和接收設備的波特率應該設置成一致，如果兩者的波特率不一致，將會(huì )出現校驗錯或者幀錯。要產(chǎn)生9600b/s波特率，要有一個(gè)不低于9600 Hz的時(shí)鐘才可以。為產(chǎn)生高精度的時(shí)鐘，我們專(zhuān)門(mén)選取48M的晶振，通過(guò)5000分頻，最終頻率為48M/5000=9600BIT/S

　　3.3發(fā)送程序設計

　　根據采用的幀格式,需要發(fā)送的數據為10位(1位開(kāi)始位、8位數據位、1位停止位)，在發(fā)送完這10位后，就應該停止發(fā)送，并使發(fā)送端電平處于邏輯1，然后等候下次的發(fā)送。發(fā)送電路一共有3個(gè)并行進(jìn)程如圖3所示，進(jìn)程1產(chǎn)生9600bps波特率，使系統能夠以9600的波特率發(fā)送幀。進(jìn)程2中，當允許寫(xiě)信號WR下降延時(shí)，發(fā)送完成標志位tdEmpty變?yōu)榈碗娖?，開(kāi)始接受并行數據，并將數據放入鎖存器鎖存。當寫(xiě)允許WR標上升延時(shí)，發(fā)送完成標志位變?yōu)楦?。進(jìn)程3，將放入鎖存器中的并行數據并串轉換，并依照幀格式，將10位數據，在TXD引腳上以9600波特率，串行輸出經(jīng)過(guò)串口芯片MAX232電平轉換后實(shí)現與計算機正常通訊。

　　3.4接收程序設計

　　接收電路比發(fā)送電路要復雜，接收電路要實(shí)時(shí)檢測起始位的到來(lái)，一旦檢測到起始位到，就要將這一幀數據接收下來(lái)。接受電路一共設計有三個(gè)并行進(jìn)程如圖4所示，其中進(jìn)程1 負責產(chǎn)生9600bps波特率，使系統能夠在9600的波特率與外界系統通訊。進(jìn)程2 產(chǎn)生接收信號RXD的完成標志位，每次在接收到幀的起始位時(shí)，標志位RXDF變高，在完成接受數據后，標志位RXDF變低。進(jìn)程3負責將RXD信號輸入的10位串行數據，依照10位的幀格式，先去掉串口的接收起始位和接收結束位，取其中的8位有效數據，并將8位有效數據進(jìn)行串并轉換，變成并行數據后，由8位數據總線(xiàn)DATA0~DATA7并行輸出。

　　4采集存儲控制程序設計

　　4.1采樣主控程序設計：

　　此次系統我們使用48M晶振，每路信號采樣率不低于12.5khz,一共相當于16路模擬量，所以控制點(diǎn)為48M ÷ (16 12.5khz)=240點(diǎn)，所以主控計數器中有240個(gè)計數點(diǎn)可以用于控制。在0~240個(gè)點(diǎn)中實(shí)現了通道選通、啟動(dòng)AD、幀計數、兩次SRAM地址遞推等工作。每次循環(huán)結束后，系統主控計數器清零，反復循環(huán)采集。具體細節如圖5所示。

　　4.2 各個(gè)模塊的設計

　　在本設計中采用Altera公司EPM7064系列CPLD，程序使用VHDL語(yǔ)言編寫(xiě)，并在Quartus II環(huán)境下編譯通過(guò)，程序主要有“采集模塊”和“讀數模塊”。采集模塊：在采集模塊中，共有5個(gè)并行進(jìn)程，其中在進(jìn)程1中，首先在主控計數器COUNT=10時(shí)開(kāi)始結合內部時(shí)鐘COL信號來(lái)產(chǎn)生多路開(kāi)關(guān)選通信號CNT，當COL=0時(shí): CNT=0000.COL=1時(shí)：CNT=0001.以次類(lèi)推一直到COL=15時(shí)選通15路后，進(jìn)程1停止。在進(jìn)程2中，當主控計數器COUNT在130和150區間內時(shí)，且內部計數器信號COL在0~15范圍內,則開(kāi)始打開(kāi)AD，開(kāi)始采集。在進(jìn)程3中如果主控計數器COUNT=185~255時(shí)打開(kāi)RAM的寫(xiě)入狀態(tài)。在進(jìn)程4中當主控制計數器count=200和220時(shí)，結合內部時(shí)鐘信號COL，分別選擇存入高4位、低8位或者幀計數。進(jìn)程5：count=235遞推幀標志位和ADG506(模擬開(kāi)關(guān))選通標志位，具體見(jiàn)圖6所示。

　　讀數模塊：讀數模塊共分為3個(gè)并行進(jìn)程：在進(jìn)程1中，當時(shí)鐘上升延時(shí),且如果使能EN_R為高時(shí)，且電腦控制讀數口CPUCLK=1時(shí)開(kāi)始讀數。在進(jìn)程2中，讀完一次數據后，將RAM地址遞推一次。進(jìn)程3中，如果系統為讀數模塊有效時(shí)，數據將通過(guò)CPLD發(fā)送到MAX232通過(guò)異步串行的方法將數據上傳，具體見(jiàn)圖7所示。

　　5 結束語(yǔ)

　　本文對多路數據采集系統的組成原理、單元電路設計、接口電路設計和系統控制程序設計進(jìn)行了詳細的闡述，完成了多路信號數據采集系統軟硬件設計。使系統工作安全可靠，數據采集精度較高，抗干擾能力較強。具有良好的應用前景和很高的使用價(jià)值。