ADC信噪比分析及高速高分辨率ADC電路

　　1．3 孔徑抖動(dòng)△tj

　　孔徑時(shí)間又稱(chēng)孔徑延遲時(shí)間，是指對ADC發(fā)出采樣命令(采樣時(shí)鐘邊沿)時(shí)刻與實(shí)際開(kāi)始采樣時(shí)刻之間的時(shí)間間隔。相鄰兩次采樣的孔徑時(shí)間的偏差稱(chēng)為孔徑抖動(dòng)，記作△tj?？讖蕉秳?dòng)造成了信號的非均勻采樣，引起了誤差，設ADC滿(mǎn)量程電壓為±1V輸入信號為s(t)=sinωt，孔徑抖動(dòng)有效值為σ△tj，則由孔徑抖動(dòng)帶來(lái)的誤差電壓為：

　　1．4熱噪聲

　　這里將ADC電路中微分非線(xiàn)性誤差DNL、孔徑抖動(dòng)△tj外的其它噪聲都等效為ADC輸入端的熱噪聲電壓Vtn，設其有效值為σtn。

　　1．5非理想ADC的SNR

　　一般情況下，量化噪聲、微分非線(xiàn)性誤差DNL、孔徑抖動(dòng)△tj和熱噪聲彼此相互獨立，綜合芍慮這四個(gè)因素的影響，可得到ADC的SNR計算公式如卡：

　　式中，N--ADC的量化位數ε--ADC的實(shí)際量化間隔與理想量化間隔誤差的有效值，單位LSBfin--ADC輸入信號頻率，單位Hzσ△tj--ADC的孑L徑抖動(dòng)有效值，單位sσtn--等效到ADC輸入端的熱噪聲的有效值單位LSB

　　對于高分辨率ADC器件，其固有量化誤差、微分非線(xiàn)性誤差DNL和器件熱噪聲均較小。當fin較高時(shí)，ADC電路的SNR主要取決于孔徑抖動(dòng)，此時(shí)有

　　2基于A(yíng)D6644AST一65的高速高分辨率ADC電路設計實(shí)例

　　電路設計目標：有效位數ENOB≥10．50bit、采樣率為40MSPS、輸入信號頻率小于15MHz，輸入信號幅度為-ldBFs。該指標能滿(mǎn)足數字儀表、高速數據采集卡、軟件無(wú)線(xiàn)電和雷達、導航等領(lǐng)域中數字波束形成的要求。

　　2．1電路設計與器件選擇

　　本電路主要由模／數轉換器ADC、輸入電路、輸出屯路、時(shí)鐘電路和電源電路組成，如圖2所示。

　　2．1．1時(shí)鐘電路

　　時(shí)鐘電路的設計主要包括AD6644AST-65采樣時(shí)鐘相位噪聲指標的確定以及PECL差分時(shí)鐘的實(shí)現。

　　ADC電路的孔徑抖動(dòng)有效值σ△tj，包括ADC器件。

　　2．1．2 ADC輸入電路

　　ADC輸入電路多采用運放直流耦合或變壓器交流耦合方式，為輸入信號提供增益、偏置和緩沖。

　　由于運放為有源器件，除具有一定的諧波失真外，還存在主要集中在低頻段的1／f噪聲和較寬頻帶內的白噪聲。這些噪聲和諧波失真都降低了運放的信噪比SNR和有效位數ENOB。當運放的SNR不明顯優(yōu)于甚至低于A(yíng)DC的SNR時(shí)，它帶來(lái)的噪聲是不容忽視的，對于高分辨率ADC電路，甚至是不能接受的。而作為無(wú)源器件的變壓器，一般認為它的噪聲和諧波失真是微乎其微、可以忽略的。因此，本電路的輸入電路采用變壓器交流耦合方式，選用Mini-Circuits公司的變壓器T4-6T。

　　為進(jìn)行比較，同時(shí)也提供運放直流耦合方式，采用ADI公司的低噪運放AD8138。根據AD8138的關(guān)參數，計算得到的AD8138輸出的總諧波失真和熱噪聲之和大于1LSB。該指標可能導致無(wú)法滿(mǎn)足電路熱噪聲不大于1．50LSB的設計要求，并帶來(lái)更大的諧波失真。因此可預知，采用AD8138時(shí)，ADC電路的有效位數ENOB會(huì )比采用變壓器時(shí)的有效位數ENOB有所下降，甚至達不到設計要求。

　　2．1．3 ADC輸出電路

　　ADC的模擬輸入和數據輸出之間存在少量的寄生電容，ADC數據輸出線(xiàn)上的噪聲會(huì )通過(guò)這些寄生電容耦合到模擬輸入端，導致ADC的SNR和有效位數ENOB下降。為解決這一問(wèn)題，可在A(yíng)DC數據輸出端接一鎖存器。

　　為減小ADC電源的波動(dòng)，應盡量降低ADC輸出端的負載電容和輸出電流。在A(yíng)DC數據輸出端接一鎖存器可避免將其直接連在數據總線(xiàn)上，有效限制了其輸出端的負載電容；在A(yíng)DC每一個(gè)數據輸出端都串聯(lián)一個(gè)電阻，可限制其輸出電流。

　　本電路采用74LC574作為AD6644AST-65的輸出數據鎖存器，同時(shí)每一個(gè)數據輸出端都串聯(lián)一個(gè)100Ω的電阻。

　　2．1．4電源、地和去耦電路

　　AD6644AST-65的電源抑制比PSRR≈±lmV／V，當外接電源的紋波為峰-峰值100mV時(shí)，等效于在A(yíng)D6644AST-65輸入端產(chǎn)生100μV(0．77LSB)大小的噪聲，這相對于設計指標而言是不能接受的。為減小外接電源對電路的影響，本電路采用Linear公司的低壓差LDO線(xiàn)性穩壓器LTl086-5和LTlll7-3．3(兩個(gè)芯片的PSRR均大于60dB) 對外接穩壓電源進(jìn)行穩壓，為AD6644AST-65等模擬電路提供5V電源和3．3V電源。

　　時(shí)鐘、ADC的輸出信號以及后級數字電路的數字信號的跳變都會(huì )引起電源電流的急劇變化，由于印刷電路板的電源線(xiàn)和地線(xiàn)上存在分布電阻、電容和電感，當有變化的電流經(jīng)過(guò)時(shí)，其上的壓降也隨之變化；頻率較高時(shí)，就表現為電地間的高頻雜波。為降低這類(lèi)雜波干擾，本電路采取以下措施： · 時(shí)鐘電路的5V電源，由VCC_5VA串聯(lián)一磁珠FB得到； AD6644AST-65后級數字電路的3．3V電源，由VCC_3．3VA串聯(lián)一磁珠FB得到； 模擬地和數字地分開(kāi)布線(xiàn)，并在一點(diǎn)用磁珠FB相連； ADC的所有電源管腳都就近對地接去耦電容。
　　
　　磁珠對MHz級以上的信號有較好的吸收作用，能有效降低時(shí)鐘電源、數字電源對AD6644AST-65模擬電源的影響，以及數字地對模擬地的影響。

　　去耦對于高速高分辨率ADC電路尤為重要。為此，本電路采用0．01μF的NPO材料(屬低損耗、超穩定的電容材料，電氣特性基本上不隨溫度、電壓、時(shí)間的變化而變化，自諧振頻率較高，適用于高頻場(chǎng)合)自0 1206封裝的貼片電容和0．1μF的X7R材料(屬穩定性電容材料，電氣特性隨溫度、電壓、時(shí)間變化不明顯，適用于中、低頻場(chǎng)合)的0805封裝的貼片電容并聯(lián)，有效地濾除電地間較寬頻帶的雜波。

　　2．1．5電路板的布局布線(xiàn)

　　ADC界于模擬電路和數字電路之間，且通常被劃歸為模擬電路。為減小數字電路的干擾，應將模擬電路和數字電路分開(kāi)布局；為減小信號線(xiàn)上的分布電阻、電容和電感，應盡量縮短導線(xiàn)長(cháng)度和增大導線(xiàn)之間的距離；為減小電源線(xiàn)和地線(xiàn)的阻抗，應盡量增大電源線(xiàn)和地線(xiàn)的寬度，或采用電源平面、地平面。本電路在設計印刷電路板時(shí)，都遵循了以上原則。

　　2．2電路測試結果

　　采用信號發(fā)生器HP8640B產(chǎn)生0~15MHz的單頻正弦信號，經(jīng)相應帶通濾波器濾波(各次諧波均小于-90dBc)后作為本電路的輸入信號，濾波后信號在A(yíng)D6644AST-65輸入端幅度為-ldBFs。

　　AD6644AST-65輸出數字信號經(jīng)74LC574鎖存后，存儲于邏輯分析儀HPl6702A中。HPl6702A狀態(tài)分析時(shí)鐘取自AD6644AST-65的DRY管腳，該信號頻率和AD6644AST-65采樣時(shí)鐘頻率一致，為40MHz。

　　通過(guò)對邏輯分析儀HPl6702A每次存儲的數字信號進(jìn)行16384點(diǎn)FFT分析，可得到奈奎斯特帶寬內總功率PΣ、輸入信號功率只以及總諧波失真與噪聲功率之和Pn+THD=PΣ-Ps。經(jīng)計算得到電路的有效位數ENOB=[SINAD(dB)-1．76]／6．02=[Ps (dB)-Pn+THD (dB)-1．76]／6．02。

　　圖3(a)、(b)、(c)為在三種不同測試條件下，AD6644AST-65輸出數字信號的FFT分析頻譜圖和有效位數ENOB。