高速電路設計和信號完整性分析

隨著(zhù)技術(shù)的進(jìn)步，目前高速集成電路的信號切拘時(shí)間已經(jīng)達到幾百ps，時(shí)鐘頻率也可達到幾百MHz如此高的邊沿速率導致印刷電路板上的大量互連線(xiàn)產(chǎn)生低速電路中所沒(méi)有的傳輸線(xiàn)效應，使信號產(chǎn)生失真，嚴重影響信號的正確傳輸。若在電路板設計時(shí)不考慮其影響，邏輯功能正確的電路在調試時(shí)往往會(huì )無(wú)法正常工作。為了解決這個(gè)問(wèn)題，在設計高速電路時(shí)必須進(jìn)行信號完整性分析，采用虛擬樣板對系統進(jìn)行透徹仿真，精確分析電路的布局布線(xiàn)對信號完整性的影響，并以此來(lái)指導電路的設計。這樣，以往很多在調試時(shí)才能發(fā)現的問(wèn)題，在設計期間就可以解決，極大地提高了設計成功率，縮短了設計周期。

要對信號進(jìn)行完整性分析，首先要建立精確的器件模型。以前在電路仿真時(shí)普遍采用SPICE模型，它是建立在電路基本元器件（如晶體管、電阻、電容等）的工作機理和物理細節之上的，可以精確地在電路器件一級仿真系統的工作特性，驗證系統的邏輯功能，因此在集成電路設計中得到了廣泛的應用。因為它能夠精確計算出系統的靜態(tài)和動(dòng)態(tài)等各種工作特性， 所以也可以用來(lái)進(jìn)行系統級的信號完整性分析。但是使用SPICE模型有一些難以克服的缺點(diǎn)：首先，由于SPICE模型是晶體管一級的模型，隨著(zhù)現在集成電路規模越來(lái)越大，即使只建立各個(gè)管腳的SPICE模型，也會(huì )包含成千上萬(wàn)晶體管一級的器件，所以其仿真速度必然很慢，這對于交互的PCB設計來(lái)講是不可接受的；其次，由于SPICE模型涉及到許多集成電路設計方面的細節，一般集成電路廠(chǎng)商都不愿意公共提供，限制了它的廣泛誚。我，需要有另外一種通用的模型來(lái)替代SPICE模型完成信號完整性分析，IBIS模型正是在這種情況下產(chǎn)生的。IBIS模型是通過(guò)一族電流/電壓（I/V）和電壓/時(shí)間（V/T）曲線(xiàn)來(lái)描述各個(gè)器件管腳的輸入輸出（I/O）特性的。由于IBIS模型只描述器件的外部特性，不涉及到器件的內部細節，不存在知識產(chǎn)權泄漏的問(wèn)題，因此得到了各大集成電路廠(chǎng)商的技術(shù)。另外IBIS模型的抽象層次比SPICE模型高，是建立在器件一級的模型，模擬時(shí)所需的計算量少，因此模擬速度大為提高，一般比SPICE模型高兩個(gè)數量級，非常適合于系統級的仿真?，F在IBIS模型已經(jīng)被接納為國際標準EIA/ANSI-656，版本也從ver1.0發(fā)展到了現在的ver3.2。

1 IBIS模型的構成

圖1描述了一個(gè)輸入/輸出緩沖器的整體結構模型，每一個(gè)方框代表了ISIB模型的一個(gè)構成要素，其中包括封裝參數、鉗位二極管、上拉/下拉I/V曲線(xiàn)、上升/下降速率等。

下面以CMOS電路輸入/輸出緩沖器為例介紹IBIS建模的基本原理，其它器件的建?？蓞⒖糏BIS規范。

1.1 輸入模型

輸入緩沖器模型包括了影響信號傳輸質(zhì)量的主要因素，如圖2所示。C_pkg、R_pkg、L_pkg為管腳的封裝參數，分別對應封裝所引起的寄生電容、電阻和電感；C_comp為管腿的輸入電容，由器件的內容結構決定；Power_Clamp和GND_Clamp分別表示管腿的輸入鉗位二極管，其特性用輸入電流/電壓（I/V）曲線(xiàn)來(lái)描述。

1.2 輸出模型

輸出模型比輸入模型稍微復雜一些，如圖3所示。C_pkg、R_pkg、L_pkg仍然是管腿的封裝參數；C_comp是管腿的輸出電容，Power_Clamp和GND_Clamp分別表示管腿的輸出鉗位二極管，其特性也用V/I曲線(xiàn)來(lái)描述；與輸入不同的是輸出模型中多了Pullup和Pulldown參數，Pullup表示輸出為高電平時(shí)同的上拉電壓與輸出電流的關(guān)系，Pulldown的意義則相反，它們都用V/I曲線(xiàn)描述；Ramp_rate表示輸出電壓的變化速率，這是一個(gè)動(dòng)態(tài)參數，用以描述器件的交流特性。

1.3 IBIS模型的表示

同SPICE模型一樣，IBIS模型文件也用可閱讀的ASCII碼表示，一個(gè)器件的IBIS模型由若干部分組成，每一部分都以一個(gè)關(guān)鍵字開(kāi)頭，然后對所定義的關(guān)鍵字利用數據或表格的形式進(jìn)行描述。下面是一個(gè)簡(jiǎn)單的IBIS模型文件的示例，其中包括了一些最常用的關(guān)鍵字：

[IBIS Ver] 2.1

[Comment Char] |_char

[File Name] n74f244n.ibs

[File Rev] 2.0

[Date] September 17,1997

[Source] File originated at Intel Corporation,as an example of an IBIS Version 1.0 file.

[Notes] This is modified from an original Version 1.0 example to include some IBIS Version 2.1 features to illustrate some keywords,sub parameters and IBIS format style.

[Disclaimer] This information is for modeling purposes only,and is not guaranteed.

[Copyright] None

[Component] N74F244N

[Manufacturer] Philips

[Package]

| typ min max

R_pkg 50m 10m 100m

L_pkg 6.3nH 2.4nH 10.2nH

C_pkg 1.35pF 0.89pF 1.81pF

|

[Pin] signal_name model_name R_pin L_pin C_pin

|

1 Oea# ENABLE NA 10.2nH 1.81pF

2 Ia0 F244_INP NA 7.8nH 1.50pF

3 Yb0 F244_OUT NA 5.8nH 1.17pF

… data omitted …

20 Vcc POWER NA 10.2nH 1.81pF

| F244_OUT MODEL

[Model] F244_OUT

Model_type 3-state

Polarity Non-Inverting

Enable Active-Low

Rref = 500

Cref = 50pF

Vref = 0V

Vmeas = 1.5V

| typ min max

[Voltage Range] 5.0V 4.5V 5.5V

[Pulldown]

| Voltage I(typ) I(min) I(max)

-5.0V -16m -15.2m -16.5m

-4.0V -14m -13.2m -14.5m

… data omitted …

10.0V 755m 612m 810m

[Pullup]

… data omitted …

[GND Clamp]

| Voltage I(typ) I(min) I(max)

-5.0V -784m -756m -811m

-1.0V -64m -56m -71m

… data omitted …

5.0V 0.0m 0.0m 0.0m

[Ramp]

| typ min max

dV/dt_r 1.5/2.00n 1.5/2.98n 1.5/1.61n

dV/dt_f 2.0/1.21n 2.0/1.74n 2.0/0.65n

| F244_INP MODEL

… data omitted …

| ENABLE MODEL

… data omitted …

|

[End]

IBIS模型可以由集成電路廠(chǎng)商提供，也可以通過(guò)實(shí)際測量得到，或者將已有的SPICE模型進(jìn)行轉換，現在已經(jīng)有許多成熟的轉換程序供使用。

2 IBIS模型的精度

由于IBIS模型是通過(guò)SPICE模型轉換或直接測量得到的結果，因此它具有較高的精度，能夠很好地反映器件的外部特性。圖4是一個(gè)典型電路。

該電路用一個(gè)輸出緩沖器驅動(dòng)一段傳輸線(xiàn)負載，并測量傳輸線(xiàn)末端的電壓波形。圖5是分別用SPICE模型和IBIS模型仿真得到的結果。

從圖5可以看出，兩種方法的仿真結果相差無(wú)幾，因此利用IBIS模型進(jìn)行信號完整性分析是非常精確和可靠的。

3 利用IBIS模型進(jìn)行信號完整性分析

懂得了IBIS模型的基本原理，就可以方便地對所設計的電路進(jìn)行信號完整性分析了。由于IBIS模型具有高精度以及器件透明性等優(yōu)點(diǎn)，其一推出就得到了各大EDA廠(chǎng)商的支持?，F在各種EDA工具都具有利用IBIS模型進(jìn)行系統仿真的功能，有些還將其與PCB設計工具集成在一起，設計過(guò)程中可以直接在線(xiàn)進(jìn)行信號的仿真驗證，使用非常方便。

3.1 信號完整性分析的原理

雖然各種EDA工具對信號完整性分析的實(shí)現方法不同，但其基本原理卻是一致的。電路都是由器件通過(guò)導線(xiàn)互聯(lián)構成的，信號完整性分析的基本單元就是連接若干個(gè)器件的布線(xiàn)網(wǎng)絡(luò )，如圖6所示。

每一個(gè)網(wǎng)絡(luò )所連接的管腿的I/O特性直接由相應器件的IBIS模型來(lái)描述（無(wú)源器件也可以使用SPICE模型），各個(gè)器件之間的互聯(lián)導線(xiàn)則等效成傳輸線(xiàn)模型。傳輸線(xiàn)的具體參數可以根據PCB板的厚度、材料、層數、布線(xiàn)的線(xiàn)寬、間距等已知參數計算得到，各個(gè)網(wǎng)絡(luò )之間由于導線(xiàn)交叉耦合而引起的寄生參數如寄生電容、電阻、電感等也可以計算出來(lái)。這樣，在信號傳輸的全過(guò)程中，從源端發(fā)送一直到目的端接收的主要影響因素就都已經(jīng)包括在內，再根據相應的電路理論就可以精確計算出信號在傳輸過(guò)程中所發(fā)生的各種變化。

3.2 信號完整性分析的應用

3.2.1 信號延遲分析

一些高速數字電路，如存儲器接口等，要求各個(gè)存儲芯片的時(shí)鐘相位偏差不能過(guò)大，否則可能膾引起讀寫(xiě)錯誤，這就要求從時(shí)鐘發(fā)生器到各個(gè)芯片接收端因PCB布線(xiàn)引起時(shí)鐘延遲要大致相等。利用信號完整性分析工具，就可以方便地模擬時(shí)鐘到達各個(gè)芯片的時(shí)間延遲，從而調整相應的布局布線(xiàn)以達到預定的要求。

3.2.2 信號畸變分析

利用信號波形可以直觀(guān)地觀(guān)察信號在傳輸過(guò)程中所發(fā)生的畸變，包括過(guò)沖、下沖、振鈴等各種現象。IBIS模型提供了電路的動(dòng)態(tài)參數，因此可以模擬脈沖傳輸的全過(guò)程。對比傳輸前后信號波形的變化，就可以知道電路設計能否滿(mǎn)足要求，如不滿(mǎn)足則可以做出相應的修改。

3.2.3 信號串擾分析

串擾是指兩個(gè)不同的電性能網(wǎng)絡(luò )之間相互作用。產(chǎn)生串擾的被稱(chēng)為Aggressor,而接干擾的被 稱(chēng)為Victim。通常，一個(gè)網(wǎng)絡(luò )既是Aggressor，又是Victim。嚴重的串擾會(huì )導致信號的延遲增加、波形畸變加劇等后果。串擾是電路設計中最難解決的問(wèn)題之一，因為在電路的最后調試過(guò)程中很難判斷是由于串擾引起的還是其它因素影響的。目前解決這個(gè)問(wèn)題的最好方法就是在電路設計過(guò)程中進(jìn)行模擬，預選避免由于串擾而可能引起的各種問(wèn)題。

4 信號完整性分析應用示例

下面通過(guò)一個(gè)阻抗匹配的例子說(shuō)明如何進(jìn)行信號完整性分析，分析工具采用Cadence公司的Signoise（其它PCB設計軟件也有相類(lèi)似的工具，如PADS的Linesim和Boardsim，Protel的Signal Integrity Tools等）。

阻抗匹配是電路設計中經(jīng)常遇到的問(wèn)題。當負載的阻抗與驅動(dòng)源的阻抗不相等時(shí)，信號傳輸時(shí)會(huì )在源與目的之間來(lái)回反射多次，從而導致過(guò)沖、振鈴等現象而使信號質(zhì)量變差，阻抗匹配的目的就是通過(guò)端接適當的電阻使源和目的端的阻抗大致相等。

示例電路很簡(jiǎn)單，如圖7所示。用一個(gè)74LS245作為驅動(dòng)源驅動(dòng)一個(gè)74LS245負載，中間串入電阻R作為阻抗匹配電阻，激勵信號采用占空比為50%的50MHz方波。

仿真前首先為器件分配IBIS模型，一般是由芯片供應商提供，也可使用Signoise自帶的模型仿真庫中的模型；然后將激勵信號設為占空比為50%的50MHz方波。這樣就可以進(jìn)行仿真分析了。PCB板的布線(xiàn)線(xiàn)寬為6mil(mil：千分之一英寸)，為了突出傳輸線(xiàn)效應走線(xiàn)長(cháng)度拉長(cháng)為5英寸，通過(guò)改變阻抗匹配電阻R的值，可得到一組驅動(dòng)端與負載端的信號曲線(xiàn)，如圖8所示。

從以上各組曲線(xiàn)可以看出，匹配電阻的改變對信號質(zhì)量有很大影響。電阻值較小時(shí)信號有較大的震蕩，電阻值過(guò)大時(shí)信號又上升緩慢，延遲時(shí)間變長(cháng)。其中R=33Ω時(shí)信號上升速度快且沒(méi)有振蕩，信號質(zhì)量最好，所以阻抗匹配電阻應取為33Ω。由此可以看出，信號完整性分析能夠幫助我們提早發(fā)現電路設計中的問(wèn)題，并且能夠根據仿真結果修改電路參數以達到預定要求。

現在，電路板設計下在向高密度、高速度、小型化、低成本的方向發(fā)展，而且由于市場(chǎng)的激烈競爭，技術(shù)的不斷更新?lián)Q代，設計周期越來(lái)越短，傳統的先設計后驗證的方法已經(jīng)不能適應這種發(fā)展趨勢。在國外，設計復用、并行設計、信號完整性驗證已經(jīng)成為設計者推崇的三大要求。但在國內，由于技術(shù)、資金等各方面條件的限制，還沒(méi)有獲得廣泛的應用，因此急待學(xué)習和改善條件，以提高我們的設計水平，增強產(chǎn)品的競爭力。