組合邏輯電路的設計

組合邏輯電路的設計與分析過(guò)程相反，其步驟大致如下：
　?。?）根據對電路邏輯功能的要求，列出真值表；
　?。?）由真值表寫(xiě)出邏輯表達式；
　?。?）簡(jiǎn)化和變換邏輯表達式，從而畫(huà)出邏輯圖。
　　組合邏輯電路的設計，通常以電路簡(jiǎn)單，所用器件最少為目標。在前面所介紹的用代數法和卡諾圖法來(lái)化簡(jiǎn)邏輯函數，就是為了獲得最簡(jiǎn)的形式，以便能用最少的門(mén)電路來(lái)組成邏輯電路。但是，由于在設計中普遍采用中、小規模集成電路（一片包括數個(gè)門(mén)至數十個(gè)門(mén)）產(chǎn)品，因此應根據具體情況，盡可能減少所用的器件數目和種類(lèi)，這樣可以使組裝好的電路結構緊湊，達到工作可靠而且經(jīng)濟的目的。
　　下面舉例說(shuō)明設計組合邏輯電路的方法和步驟。

　　例1：試用2輸入與非門(mén)和反相器設計一個(gè)３輸入（I₀、I₁、I₂）
、３輸出（L₀、L₁、L₂）的信號排隊電路 。它的功能是：當輸入I₀為１時(shí)，無(wú)論I₁和I₂為１還是０，輸出L₀為１，L₁和L₂為１；當I₀為０且I₁為１，無(wú)論I₂為１還是０，輸出L₁為１,其余兩個(gè)輸出為０；當I₂為１且另外兩個(gè)均為０時(shí)，輸出 L₂為１，其余兩個(gè)輸出為０。如I₀、I₁
、I₂均為０，則L₀、L₁、L₂也均為０。
　　解：
　?。?）根據題意列出真值表如下：

　?。?）根據真值表寫(xiě)出各輸出邏輯表達式：

　?。?）根據要求將上式變換為與非形式：

　　由此可畫(huà)出邏輯圖，如下圖所示。該邏輯電路可用一片內含四個(gè)２輸人端的與非門(mén)（圖中藍灰色部分）（比如74LS00）和另一片內含六個(gè)反相器（74LS04）的集成電路組成。原邏輯表達式雖然是最簡(jiǎn)形

式，但它需一片反相器和一片３輸入端的與門(mén)才能實(shí)現（見(jiàn)下圖），器件數和種類(lèi)都不能節省，而且三輸入端的與門(mén)器件不如二輸入端的與非門(mén)常見(jiàn)。由此可見(jiàn)，最簡(jiǎn)的邏輯表達式用一定規格的集成器件實(shí)現時(shí),其電路結構不一定是最簡(jiǎn)單和最經(jīng)濟的。設計邏輯電路時(shí)應以集成器件為基本單元，而不應以單個(gè)門(mén)為單元，這是工程設計與理論分析的不同之處。

　　例2 試設計一可逆的４位碼變換器。在控制信號C＝1時(shí)，它將8421碼轉換為格雷碼；C＝0時(shí)，它將格雷碼轉換為8421碼。
　　解：
　?。?）列出真值表如下：

　　當C＝l時(shí)，輸入X₃X₂X₁X₀作為8421碼，對應的輸出g₃g₂g₁g₀為格雷碼；
　　當C=0時(shí)，輸入則作為格雷碼，對應的輸出b₃b₂b₁b₀為8421碼。此時(shí)，X₃X₂X₁X₀作為格雷碼的排列順序體現在它與b₃b₂b₁b₀的——對應關(guān)系。
　?。?）分別畫(huà)出C＝l和C＝0時(shí)各輸出函數的卡諾圖和對應的輸出邏輯表達式如下：
　　C=1時(shí)有：

　　C=0時(shí)有：

（3）寫(xiě)出總的輸出邏輯表達式：

（4）畫(huà)出邏輯圖：

　　從以上邏輯表達式和邏輯圖可以看出，用異或門(mén)代替與門(mén)和或門(mén)能使邏輯電路比較簡(jiǎn)單。在化簡(jiǎn)和變換邏輯表達式時(shí)，應盡可能使某些輸出作為另一些輸出的條件，例如，利用Y₂作為Y₁的一個(gè)輸入，Y_l又作為Y₀的一個(gè)輸入，這樣可以使電路更簡(jiǎn)單。在化簡(jiǎn)時(shí)，若注意綜合考慮，使式中的相同項盡可能多，則可以使電路得到簡(jiǎn)化。此外，我們還將與或換成與非形式，從而減少了門(mén)電路的種類(lèi) 。該邏輯電路可由兩片各含四個(gè)2輸入端的與非門(mén)（740）和一片內含四個(gè)異或門(mén)（7486）的集成電路組成。