確保SRL和觸發(fā)器在配置后正確初始化方法
FPGA 架構中的 SRL16 和觸發(fā)器是通過(guò) GWE(全局寫(xiě)使能)信號來(lái)釋放的,該信號允許這些同步元件在配置完成后改變狀態(tài)。GWE 是緊接配置后啟動(dòng)過(guò)程的一部分。
GWE 會(huì )為配置時(shí)鐘同步釋放 SRL16 和 觸發(fā)器,并且會(huì )在該部分產(chǎn)生巨大的歪斜。因此,在同步設計中會(huì )產(chǎn)生兩種類(lèi)型的行為:
由于 GWE 釋放的同步元件與配置時(shí)鐘有關(guān),而與用戶(hù)的系統時(shí)鐘無(wú)關(guān), 因此,觸發(fā)器和 SRL16 會(huì )產(chǎn)生時(shí)序違規。
傳遞 GWE 信號表明 SRL16 和觸發(fā)器的釋放時(shí)間可能稍有不同,從而導致設計的某些部分在 其他部分之前啟動(dòng)。
此問(wèn)題將不會(huì )影響大多數設計。如果該設計符合下列標準之一,則應該在設計中實(shí)現此答復記錄底部的解決方案,以防止此問(wèn)題的發(fā)生:
此設計依賴(lài)于 對初始化序列元件的同步啟動(dòng),并使用 觸發(fā)器和 SRL (這包括使用初始值的推導 SRL,檢查映射報告以確定是否在設計中使用 SRL)。
此設計依賴(lài)于對初始化序列元件的同步啟動(dòng),該設計不會(huì )在同步元件啟動(dòng)后對其進(jìn)行復位斷言。無(wú)法進(jìn)行 SRL 復位。
下列 解決方案詳細探討了此問(wèn)題,并提供了相應的解決方法,您應該使用這些方法來(lái)確保設計中的同步元件與用戶(hù)系統時(shí)鐘保持同步啟動(dòng),從而防止上述兩種行為的發(fā)生。 此答復記錄適用于所有 Xilinx FPGA。
解決方案
您可以使用兩種不同的方法來(lái)確保設計與用戶(hù)系統時(shí)鐘保持同步啟動(dòng)。 您應該在設計中使用下列兩種方法之一:
1) 第一種方法是控制時(shí)鐘來(lái)驅動(dòng)設計。
在啟動(dòng)后的最初時(shí)間里,應停止時(shí)鐘運行。
當從 STARTUP 原語(yǔ)中斷言 EOS 信號后,此時(shí)鐘可以與用戶(hù)的系統時(shí)鐘同步重新 啟動(dòng)。
控制此時(shí)鐘的最佳方法是使用 BUFGCE、BUFR 復位或 BUFHCE。 請注意,此方法不能用于為 DCM 提供反饋的時(shí)鐘。對 DCM 的反饋時(shí)鐘執行門(mén)控管理,可能會(huì )造成 DCM 的不可靠操作。
2) 替代的方法是使用可控的單個(gè)同步元件的 CE 端口,而不是停止時(shí)鐘的運行。
在啟動(dòng)后的最初時(shí)間里,不應 啟用 CE 端口。
在從 STARTUP 原語(yǔ)中斷言 EOS 信號后,可以使 CE 引腳與用戶(hù)系統時(shí)鐘保持同步。
請注意,此技術(shù)更易于受時(shí)序和傳送問(wèn)題的影響。 如果在您的設計中不能使用時(shí)鐘停止運行的方法,則僅應使用在啟動(dòng)后同步設計的方法。同時(shí),請記住,此方法不能與推導邏輯在一起使用,因為無(wú)法直接控制推導邏輯的 CE 引腳。
適用于器件
Virtex-4 FX
Virtex-4 LX
Virtex-4 QPro/R
Virtex-4 SX
Virtex-4Q
Virtex-4QV
Virtex-5 FXT
Virtex-5 LX
Virtex-5 LXT
Virtex-5 SXT
Virtex-5 TXT
Virtex-5Q
Virtex-5QV
Virtex-6 CXT
Virtex-6 HXT
Virtex-6 LX
Virtex-6 LXT
Virtex-6 SXT
Virtex-7
Virtex-7 HT
Spartan-6 LX
Spartan-6 LXT
Kintex-7
Artix-7
Spartan-3
Spartan-3 XA
Spartan-3A
Spartan-3A DSP
Spartan-3AN
Spartan-3E
Spartan-II
Spartan-IIE
Virtex
Virtex QPro/R
Virtex-E
Virtex-E QPro
Virtex-II
Virtex-II Pro
Virtex-II Pro X
Virtex-II QPro/R
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