高速ADC抖動(dòng)產(chǎn)生SNR問(wèn)題解析

您在使用一個(gè)高速模數轉換器 (ADC) 時(shí)，總是期望性能能夠達到產(chǎn)品說(shuō)明書(shū)載明的信噪比 (SNR) 值，這是很正常的事情。您在測試 ADC 的 SNR 時(shí)，您可能會(huì )連接一個(gè)低抖動(dòng)時(shí)鐘器件到轉換器的時(shí)鐘輸入引腳，并施加一個(gè)適度低噪的輸入信號。如果您并未從您的轉換器獲得 SNR 產(chǎn)品說(shuō)明書(shū)標稱(chēng)性能，則說(shuō)明存在一些噪聲誤差源。如果您確信您擁有低噪聲輸入信號和一種較好的布局，則您的輸入信號頻率以及來(lái)自您時(shí)鐘器件抖動(dòng)的組合可能就是問(wèn)題所在。您會(huì )發(fā)現“低抖動(dòng)”時(shí)鐘器件適合于大多數 ADC 應用。但是，如果 ADC 的輸入頻率信號和轉換器的 SNR 較高，則您可能就需要改善您的時(shí)鐘電路。

　　低抖動(dòng)時(shí)鐘器件充其量有宣稱(chēng)的 1 微微秒抖動(dòng)規范，或者您也可以從一個(gè) FPGA生成同樣較差的時(shí)鐘信號。這會(huì )使得高速 ADC 產(chǎn)生 SNR 誤差問(wèn)題包括 ADC 量化噪聲、差分非線(xiàn)性 (DNL) 效應、有效轉換器內部輸入噪聲和抖動(dòng)。利用方程式 1 中的公式，您可以確定抖動(dòng)是否有問(wèn)題，公式給出了外部時(shí)鐘和純 ADC 抖動(dòng)產(chǎn)生的 ADC SNR 誤差。

　　在該方程式中，fIN 為轉換器的輸入信號頻率。另外，tJITTER-TOTAL 為時(shí)鐘信號和ADC時(shí)鐘輸入電路的 rms 抖動(dòng)。請注意，fIN 并非時(shí)鐘頻率 (fCLK)。外部時(shí)鐘器件到 ADC 的 1 微微秒抖動(dòng)適合于一些而不是所有高速 ADC 應用，如圖 1 所示。

　　圖 1 抖動(dòng)產(chǎn)生的 SNR 為輸入信號的函數

　　方程式 1 讓您能夠計算出特定 ADC 的要求時(shí)鐘抖動(dòng)估計值。例如，一個(gè) 70 dB SNR 的 ADC，輸入信號為 100 MHz，您可以計算得到 tJITTER_TOTAL 的值為 503 微微秒。如果輸入 ADC 孔徑抖動(dòng)為 150 微微秒，則由方程式 2 可得到一個(gè)較高的外部時(shí)鐘抖動(dòng)要求估計值。

　　在方程式 2 中，tJITTER-CLK 為注入 ADC 時(shí)鐘的抖動(dòng)，而 tJITTER-ADC 為 ADC 的孔徑抖動(dòng)、時(shí)鐘振幅和斜率。繼續我們的估算，我們讓 tJITTER-ADC 只與 ADC 的 150 微微秒內部抖動(dòng)相等，并忽略時(shí)鐘振幅和斜率的影響。利用方程式 2，tJITTER-CLK 的高估值為 480 微微秒。

　　在本文中，我們只初步研究了改善高速 ADC 時(shí)鐘信號背后存在的一些問(wèn)題。我們需要更多地關(guān)注時(shí)鐘振幅和斜率，因為它們影響系統抖動(dòng)。另外，我們還需要知道如何實(shí)施低抖動(dòng)時(shí)鐘電路的硬件部分。

　　在本文介紹的第二種時(shí)鐘設計之中，您需要認真關(guān)注幾件事情。時(shí)鐘抖動(dòng)在 ADC 輸入頻率和實(shí)際時(shí)鐘抖動(dòng)方面影響 ADC 的 SNR 性能。另外，不要總是相信時(shí)鐘器件廠(chǎng)商!在您轉向產(chǎn)品以前，請使用 ADC 廠(chǎng)商提供的評估板來(lái)測試您的時(shí)鐘源。您會(huì )對最終結果更為欣喜