基于FPGA的DDC濾波器設計與仿真

近年來(lái)，軟件無(wú)線(xiàn)電已經(jīng)成為通信領(lǐng)域一個(gè)新的發(fā)展方向，數字下變頻技術(shù)（Digital Down Converter-DDC）是軟件無(wú)線(xiàn)電的核心技術(shù)之一，也是計算量最大的部分?；?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/FPGA">FPGA的DDC設計一般采用CIC、HB、FIR級聯(lián)的形式組成。同時(shí)，由于CIC濾波器的通帶性能實(shí)在太差，所以中間還要加上一級PFIR濾波器以平滑濾波器的通帶性能。而眾所周知用FPGA從事算法的開(kāi)發(fā)是一件難度比較大的工作，而Xilinx公司開(kāi)發(fā)的System Generator工具為算法的快速開(kāi)發(fā)及仿真帶來(lái)了巨大的方便。本文首先對CIC、HB、FIR濾波器的原理及設計作了簡(jiǎn)單的說(shuō)明，最后用Matlab結合System generator對本文所設計的DDC濾波器作了一個(gè)仿真。

　　1 總體結構設計

　　數字下變頻技術(shù)作為數字信號處理中的一個(gè)關(guān)鍵技術(shù)，它通常由以下兒部分組成。首先，CIC濾波器，它實(shí)現簡(jiǎn)單而且能實(shí)現較大的下抽率。其次，由于CIC濾波器帶內平坦性能太差，因此在CIC濾波器之后一般要加上PFIR來(lái)平滑帶內平坦度。最后，由于CIC濾波器的抽取因子小宜取得過(guò)大，岡此還要用HB濾波器的級聯(lián)來(lái)進(jìn)一步增加抽取率。下面本文以如何設計一個(gè)原信號采樣率為72 MHz的、有效信號帶寬為2．05 MHz的、下抽率為14的、主旁瓣衰減80 dB以上的、通帶平坦度小于0．2 dB的下抽濾波器為例說(shuō)明下抽濾波器的設計。

　　實(shí)際中常用的DDC的實(shí)現框圖如圖1所示。

　　2 CIC濾波器設計

　　CIC濾波器是近年來(lái)在下變頻中用得最多的一種技術(shù)，CIC濾波器在多速率信號處理中具有特別重要的位置，它可以充當內插濾波器，也可以充當抽取濾波器，主要取決于積分器和梳狀濾波器的連接順序。由于CIC（級聯(lián)積分梳狀）濾波器不需要乘法運算和存儲系數，因此實(shí)現非常簡(jiǎn)單，在采樣率變換過(guò)程中經(jīng)常使用CIC濾波器進(jìn)行數字濾波。

　　考慮到CIC濾波器的除數及抽取因子不宜取得過(guò)大，所以實(shí)際巾的下抽濾波器一般都是采用CI協(xié)同HB來(lái)完成下抽的任務(wù)。比如這里我們要下抽14，一般的做法是先用CIC下抽7然后用HB下抽2 如果這時(shí)一級HB仍然不滿(mǎn)足要求的話(huà)，我們可以通過(guò)適當增加HB的級聯(lián)數目來(lái)完成下抽。例如，如果要下抽28，那么可以先下抽7，然后通過(guò)兩級HB來(lái)完成下抽4，進(jìn)而達到下抽28的目的。

　　在MATLAB中通過(guò)設置下抽因子，需要的通帶截止頻率等參數可以方便的設計出想要的CIC濾波器。下圖為本次設計中設計出的CIC濾波器的幅頻響應。

　　通過(guò)將其通帶細節圖放大，可以發(fā)現在2．05 MHz處通帶的衰減為4．508 dB。

　　3 PFIR濾波器設計

　　PFIR濾波器的設計目標是在滿(mǎn)足通帶波紋和過(guò)渡帶寬盡可能窄的同時(shí)使得阻帶衰減盡可能大，PFIR的階數越高，PFIR濾波器的通帶波紋，過(guò)渡帶寬，阻帶衰減等特性就越好。