時(shí)域時(shí)鐘抖動(dòng)分析(上)二

　　現在，很明顯，如果 ADC 的熱噪聲增加，對高輸入頻率采樣時(shí)時(shí)鐘抖動(dòng)便非常重要。例如，一個(gè) 16 位 ADC 具有 ~77 到 80 dB 的熱噪聲層。根據圖 4 所示曲線(xiàn)圖，為了最小化 100MHz 輸入頻率 SNR 的時(shí)鐘抖動(dòng)影響，時(shí)鐘抖動(dòng)需為大約 150 fs 或更高。

　　確定采樣時(shí)鐘抖動(dòng)

　　如前所述，采樣時(shí)鐘抖動(dòng)由時(shí)鐘的計時(shí)不準(相位噪聲)和 ADC 的窗口抖動(dòng)組成。這兩個(gè)部分結合組成如下：

　　我們在產(chǎn)品說(shuō)明書(shū)中可以找到 ADC 的孔徑口抖動(dòng) (aperture jitter)。這一值一般與時(shí)鐘振幅或轉換速率一起指定，記住這一點(diǎn)很重要。低時(shí)鐘振幅帶來(lái)低轉換速率，從而增加窗口抖動(dòng)。

　　時(shí)鐘輸入抖動(dòng)

　　時(shí)鐘鏈(振蕩器、時(shí)鐘緩沖器或 PLL)中器件的輸出抖動(dòng)一般規定在某個(gè)頻率范圍內，該頻率通常偏離于基本時(shí)鐘頻率 10 kHz 到 20 MHz(單位也可以是微微秒或者繪制成相位噪聲圖)，可以將其整合到一起獲取抖動(dòng)信息。但是，低端的 10kHz 和高端的 20MHz 有時(shí)并非正確的使用邊界，因為它們調試依賴(lài)于其他系統參數，我們將在后面進(jìn)行詳細介紹。圖 6 描述了設置正確整合限制的重要性，圖中的相位噪聲圖以其每十倍頻抖動(dòng)內容覆蓋。我們可以看到，如果將下限設定為 100-Hz 或 10kHz 偏移，則產(chǎn)生的抖動(dòng)便極為不同。同樣地，例如，設置上整合限制為 10 或 20MHz，可得到相比 100MHz 設置極為不同的結果。

　　圖 5 產(chǎn)生的 ADC SNR 受熱噪聲和時(shí)鐘抖動(dòng)的限制