亞微米CMOS電路中VDD-VSSESD保護結構設計一

1 引言

　　ESD(Electric Static Discharge)保護結構的有效設計是CMOS集成電路可靠性設計的重要任務(wù)之一，其ESD結構與工藝技術(shù)、特征尺寸密切相關(guān)，隨著(zhù)IC工藝技術(shù)的進(jìn)一步發(fā)展，特征尺寸越來(lái)越小，管子的柵氧層厚度越來(lái)越薄，芯片的面積規模越來(lái)越大，而外圍的使用環(huán)境并未改變，因此ESD的失效問(wèn)題面臨越來(lái)越嚴峻的考驗，在亞微米CMOS IC中，通常做LDD(Lightly-Doped Drain)注入，在深亞微米超大規模CMOS IC設計中，通常有Silicide 或Salicide技術(shù)，這些技術(shù)的使用有助于提高電路的速度、集成度、可靠性等，但這些技術(shù)對電路的抗ESD性能極為不利，降低了ESD可靠度。在亞微米以下的電路設計中，需要對電路進(jìn)行全芯片的ESD保護結構的設計。如何使全芯片有效面積盡可能小、ESD性能可靠性滿(mǎn)足要求且不需要增加額外的工藝步驟成為全芯片設計者的主要考慮的問(wèn)題。

　　2 電路實(shí)例

　　電路為鍵盤(pán)編碼控制電路，采用0.5μm-0.6μm SPSM CMOS阱工藝，工作電壓為3V、5V，除ROM外集成度約5000門(mén)，面積為2.0×1.5mm2，一共有39個(gè)PAD，其中I/O引腳36個(gè)，一個(gè)時(shí)鐘振蕩輸入腳，一個(gè)VDD，一個(gè)VSS。PAD排列如圖1所示。

　　I/O口的保護結構為Finger型MOS輸出管及GGNMOS管，VDD與VSSPAD旁邊各有一個(gè)VDD-VSS電壓鉗位保護電路，邏輯結構如圖2。該結構在電路正常上電工作時(shí)，N1管作為一個(gè)VDD與VSS之間的反向二極管，而在ESD發(fā)生時(shí)，N1管開(kāi)啟，作為ESD瞬時(shí)低阻抗大電流泄放通道，VDD與VSS之間的電壓則被鉗位，從而起到保護內部電路的作用。該結構又稱(chēng)為ESD瞬態(tài)檢測電壓電路，其中R是由N阱電阻構成，C為MOS電容。

　　用ESD模型之一的人體模型工業(yè)測試標準HBMMIL-STD-883C method 3015.7對其進(jìn)行ESD打擊實(shí)驗。

　　結果在I/O-VDD、I/O-VSS、I/O-I/O模式下，其抗擊電壓可達到4kV以上，但在VDD-VSS模式下，只能達到750V，在1kV時(shí)，電源與地短路從而造成整個(gè)電路失效。

　　初步分析的結果為，電源與地之間的保護結構如圖2，在版圖的設計上有薄弱環(huán)節，使該結構自身的健壯性級差，從而影響了整個(gè)電路的ESD性能。

　　為了驗證這一想法并找到改進(jìn)的辦法，對該電路做了下述實(shí)驗。

　　首先，對電路做液晶分析實(shí)驗，即在電路上滴上幾滴特殊的化學(xué)物質(zhì)(具有流動(dòng)性)，然后在VDD與VSS的管腳灌入大電流，該化學(xué)液體聚集在VDD與VSS通路上電流最集中處，從而找到了擊穿點(diǎn)。該擊穿點(diǎn)就在VDDPAD附近，見(jiàn)圖3中畫(huà)圈的地方。