亞微米CMOS電路中VDD-VSSESD保護結構設計二

　　3.1 仿真分析

　　在亞微米的ESD結構的設計中，一種常見(jiàn)的具體的ESD瞬態(tài)檢測電壓如圖2 VDD-VSS間的電壓鉗位結構。其原理如下：

　　主要利用結構中的RC延遲作用，一般T=RC被設計為100ns-1000ns之間，而ESD脈沖通常為納秒級，其上升時(shí)間為十幾納秒。初始狀態(tài)，IC處于懸空狀態(tài)下，當個(gè)正ESD電壓出現在VDD電源線(xiàn)上，而VSS相對為0時(shí)，Vx通過(guò)RC開(kāi)始充電，由于其充電常數T比VDD的上升時(shí)間大的多，致使Vx無(wú)法跟隨VDD的變化，從而使P0管打開(kāi)，N0管關(guān)閉，Vg電壓迅速上升，N1大管開(kāi)啟，從而提供了一個(gè)從VDD到VSS的低阻抗大電流泄放通道并對內部的VDD與VSS有一個(gè)電壓鉗位作用，從而有效地保護了內部電路。 在正常上電時(shí)，因為正常的上電時(shí)間為毫秒級，所以Vx的充電可以跟隨VDD變化，當上升到一定電壓時(shí)，N0管開(kāi)啟，P0管一直關(guān)閉，Vg=0，N1管一直關(guān)斷無(wú)效。

　　對上述例子中圖2結構的具體仿真見(jiàn)圖5、圖6。

　　從上述仿真分析及實(shí)際的ESD結果來(lái)看，該結構本身首先必須要有一定的健壯性，其自身的健壯性則與以下兩方面有關(guān)：

　　(1)該結構的邏輯設計，即各管子尺寸的設計，以保證該結構在正常上電時(shí)能完全關(guān)斷，使電路正常工作，當ESD發(fā)生時(shí)能有效開(kāi)啟，從而保護內部結構。通常T=RC的值的設計要在100ns-1000ns之間，R可由倒比管或阱電阻實(shí)現，而C可直接由MOS電容構成，P0、N0管的寬長(cháng)比W/L不用很大，其溝長(cháng)比內部最小溝長(cháng)稍大，該結構因為承受了ESD大電流泄放通道的任務(wù)，N1管的寬長(cháng)比4W/L要比較大，在不影響面積的情況下盡可能大，管子溝長(cháng)比內部最小溝長(cháng)大。

　　(2)該結構的版圖設計非常關(guān)鍵，其設計不當就可能導致自身的損壞。特別是N1管子版圖設計，其漏區孔距柵要有一定距離，即有一定的壓艙(Ballast)電阻時(shí)電流開(kāi)啟泄放更均勻。