FPGA核心知識詳解（3）：那些讓FPGA初學(xué)者糾結的仿真

　　實(shí)現與布線(xiàn)，根據所選芯片的型號，將綜合輸出的邏輯網(wǎng)表適配到具體的FPGA/CPLD上。實(shí)現過(guò)程中最主要的過(guò)程是布局布線(xiàn)（Place and Route）：布局將邏輯單元合理地適配到FPGA內部的固有硬件結構上；布線(xiàn)則根據布局的拓撲結構，利用FPGA內部的各種連線(xiàn)資源，合理正確地連接各個(gè)元件。時(shí)序仿真將布局布線(xiàn)的延時(shí)信息反標注到設計網(wǎng)表中進(jìn)行仿真。此時(shí)的仿真延時(shí)文件信息最全，包含門(mén)延時(shí)和布線(xiàn)延時(shí)，所以布線(xiàn)后仿真最準確，能較好地反映芯片的實(shí)際工作情況。

　　以下是個(gè)人拙見(jiàn)：從以上分析，我們可以給文章剛開(kāi)是提到的那九種仿真名詞中的一些畫(huà)等號了。

　　前仿真=功能仿真=行為級仿真=RTL級仿真

　　而后仿真又可以分為兩步，第一步是布線(xiàn)前 仿真，也就是綜合后仿真其目的主要是驗證邏輯功能是否正確，綜合時(shí)序是不是正確；第二步是布線(xiàn)后 仿真，也就是后仿真=時(shí)序仿真=布局布線(xiàn)后仿真=門(mén)級仿真，這一級的仿真最接近于芯片，里面加入了線(xiàn)延遲，可見(jiàn)理解方法七的解釋。