平衡芯片互連優(yōu)化步驟方法

在向先進(jìn)工藝技術(shù)發(fā)展的過(guò)程中，半導體公司除需滿(mǎn)足不斷增長(cháng)的制造要求之外，還要面對日益增長(cháng)的實(shí)現芯片設計一次性成功的壓力。晶圓廠(chǎng)期待設計符合那些面向先進(jìn)工藝節點(diǎn)的可制造性設計（DFM）和良率導向設計（DFY）的日益復雜的規則和建議。就設計師而言，他們希望最大限度地縮小保護頻帶（guardbanding），同時(shí)實(shí)現最優(yōu)性能。

　　制造復雜性的提高給生成過(guò)孔、處理緊密排布的走線(xiàn)以及控制更嚴重的納米幾何規格效應帶來(lái)了更大的難題。由于這些越來(lái)越艱巨的互連設計挑戰，對于先進(jìn)的工藝節點(diǎn)，半導體公司得到的良率一般在40%～70%之間，這樣，僅良率損失一項就達數百萬(wàn)美元。對IC設計團隊而言，這些更高的要求使之呼吁一種更加協(xié)作的方法。的確，設計和制造可以同時(shí)從最新的“DFx”（DFM、DFY和可靠性設計）優(yōu)化方法中實(shí)現互利雙贏(yíng)。

　　這種平衡的互連優(yōu)化方法在傳統布局和布線(xiàn)流程之后進(jìn)行，可以在滿(mǎn)足電氣約束規則和制造規則的同時(shí)，提高良率、可制造性，并改善設計過(guò)程中的時(shí)序收斂問(wèn)題。

　　目前可獲得的最佳DFx流程結合了當今綜合、布局和布線(xiàn)解決方案中有DFM意識的特性與后布線(xiàn)（前GDS）互連優(yōu)化步驟。

　　應該

　　確保整合進(jìn)設計意圖（如關(guān)鍵的節點(diǎn)信息），以避免在增強DFx之后出現信號完整性（SI）和時(shí)序問(wèn)題。特別要注意：通過(guò)鎖定關(guān)鍵節點(diǎn)并圍繞它們建立起一個(gè)保護圈，來(lái)保護它們。這個(gè)保護圈可以表示為同一層或整個(gè)層堆疊設定的保護性“禁止入內”的間距值。

　　在增強DFx期間執行電氣認知/修正分析，以確保不違反時(shí)序和信號完整性原則。這種方法可以在DFx優(yōu)化后實(shí)現收斂，并確保在流程的早期實(shí)現設計的保護頻帶不過(guò)寬。

　　合理安排DFx增強順序。合理地安排順序將有助于產(chǎn)生最佳效果，因為每一步都會(huì )為下一步打下基礎。例如，從時(shí)序/信號完整性和DRC干凈塊開(kāi)始，然后應用過(guò)孔減少技巧，接著(zhù)進(jìn)行布線(xiàn)擴展（wire spreading）、冗余過(guò)孔插入和閉合增強。

　　像對待時(shí)序收斂一樣對待DFx收斂。建議在設計周期的早期對每一個(gè)電路執行這一原則。如果可能的話(huà)，將DFx增加到整個(gè)流程中。單元良率問(wèn)題可以在綜合和布局流程的早期得到解決。在布線(xiàn)時(shí)，可以使互連更加便于光刻、OPC和DFx。最后，利用基于空間的建模等先進(jìn)方法，對布線(xiàn)數據進(jìn)行進(jìn)一步的DFx和光刻增強。

　　采用下一代方法，如不受網(wǎng)格限制的基于空間的工具，來(lái)進(jìn)行最佳的DFx增強。

　　圖：IC設計流程能夠平衡性能與良率，芯片優(yōu)化要在設計與制造環(huán)節之間進(jìn)行。

　　不應該

　　低估互連優(yōu)化的重要性。除減小保護頻帶以及提高芯片性能之外，互連優(yōu)化還可以加快量產(chǎn)速度，甚至可將良率提高6%，從而帶來(lái)可量化的收益。良率每提高1%，就可節省幾百萬(wàn)美元，并且更高的量產(chǎn)速度可顯著(zhù)影響收益。

　　在評測改進(jìn)效果時(shí)，眼光狹隘失之片面。例如，如果過(guò)孔是可靠性和可制造性問(wèn)題的根源，則不要只盯著(zhù)那些 double-cut過(guò)孔，要逐個(gè)檢查所有受保護和不受保護的過(guò)孔。受保護的過(guò)孔被定義為冗余過(guò)孔或者閉合嚴密的過(guò)孔。應將原始設計中所有受保護和不受保護的過(guò)孔與經(jīng)過(guò)優(yōu)化的設計中所有受保護和不受保護的過(guò)孔進(jìn)行比較。