串行輸入PLL集成頻率合成器MB15A02及其應用

1 主要特點(diǎn)

MB15A02是日本富士通公司開(kāi)發(fā)的集成PLL頻率合成器。它采用變模分頻技術(shù)，是一個(gè)單片串行輸入PLL頻率合成器，MB15A02具有如下特點(diǎn)：

工作頻率很高：fINMAX（fVCO）=1.1GHz(PIN MIN為-10dBm時(shí))；

功耗低，工作時(shí)只需提供5V電壓和7mA電流；

工作溫度范圍寬：-40℃～85℃；

具有兩類(lèi)相位檢波器輸出；

采用變模分頻技術(shù)，可在保證頻率分辨率的條件下，提高合成器的工作頻率，且不影響頻率的轉換時(shí)間；

內含一個(gè)1.1GHz的雙模前置分頻器（選擇64/65分頻比或128/129分頻比）；

內含串行輸入18位可編程分頻器和串行輸入15位可編程參考分頻器。

2 引腳功能

3 工作原理

MB15A02的內部結構如圖2所示。圖中，當二進(jìn)制串行數據輸入到Data引腳后，數據將在時(shí)鐘的上升沿串行輸入到內部移位寄存器中，當LE為高電平或開(kāi)路時(shí)，電路將根據控制位把存儲的數據傳入鎖存器。此時(shí)若其控制位為1，數據將傳入15位鎖存器；如果控制位為0且LE為1，數據則傳入18位鎖存器。圖2中的可編程參考分頻器包含有14位可編程參考分頻器、15位鎖存器和16位移位寄存器。

串行16位數據的具體格式如圖3所示。其中，S1～S14用于設定可編程參考計數器的分頻比，范圍為6～16383。而設置前置分頻器分頻比時(shí)，如SW為1，分頻比為64/65，而如SW為0，則分頻比為128/129，圖3中的C位為控制位（設置為高電平）。MB15A02中的可編程分頻器包括19位移位寄存器、18位鎖存器、7位收計數器和11位可編程計數器。圖4所示是其串行19位數據格式，其中S8～S18為可編程計數器分頻比設置位，范圍為16～2047，該分頻比不能低于16。S1～S7為吸收計數器分頻比的設置位，范圍為0～127。C為控制位，通常設置為低電平。

4 雙模分頻技術(shù)的原理

M/M+1分頻器在頻率合成器中很常用，它有兩種工作模式，即M次分頻模式和M+1次分頻模式，具體模式可由控制端決定。當控制端為0時(shí)，預置數為輸入數據的補碼，即為M分頻；當控制端為1時(shí)，預置數為輸入數據的反碼，即為M+1分頻。圖5所示是雙模分頻鎖相頻率合成器的工作原理。圖中，外部壓控振蕩器（VCO）的輸出頻率為fVCO，晶振的輸出頻率為fOSC；14位可編程參考計數器的分頻比R為6～16383；11位可編程計數器的分頻比N為16～2047，7位吸收計數器的分頻比A為0～127，A應小于N；相位比較器的兩路輸入信號分別為fr和fp，雙模前置分頻器分頻比P為64/65或128/129。雙模分頻器的輸出可同時(shí)驅動(dòng)兩個(gè)可編程分頻器，分別預置為N、A，并進(jìn)行減法計數。在N計數器未計數到0時(shí)，模式控制為高電平，雙模分頻器的輸出頻率為fVCO/(p+I)。當輸入A（p+1）周期后，A分頻器計數到0，此時(shí)模式控制電平將變?yōu)榈碗娖?，同時(shí)N分頻器還存在N-A，因此，必須N>A。這樣，受模式控制低電平控制，雙模分頻器的輸出頻率為fvco/p。再經(jīng)過(guò)（N-A）p個(gè)周期，N計數器也計數到0，此時(shí)兩計數器重賦預置值N、A，同時(shí)PD輸出比相脈沖，并將模式控制信號恢復到高電平。在一個(gè)完整的周期中，輸入的周期數（即總分頻比）為：

NT=A（P+1）+（N-A）P=PN+A

所以:fp=fvco/[(PN)+A]

fr=fosc/R

當相位鎖定時(shí)：

fr=fp,即fvco=[(PN)+A]fosc/R。

FC引腳用于改變相位比較器的相位特性。根據FC腳的輸入電平，可將內部積分器的輸出電平（Do端）特性和相位比較器的輸出電平（φR、φP）求反。此外，FC還控制著(zhù)相位比較器監測端（fout）的輸出電平。

5 應用電路

MB15A02的典型應用電路如圖6所示。該電路是一個(gè)由微機控制的UFH移動(dòng)無(wú)線(xiàn)電話(huà)信道的頻率合成器，其工作頻率為450MHz，fr=25kHz。由圖可見(jiàn)，MB15A02的外圍電路非常簡(jiǎn)單。電路中可設置環(huán)路總分頻比為NT=NP+A=17733～17758，其中P=64，N=277，A=5～30。由于fvco/NT=fp=fr=fosc/R，所以，輸出頻率（VCO輸出）應為:fvco=frNT=443.325～443.950MHz，步進(jìn)25kHz。

在圖6中，R值可根據選定的參考晶振頻率來(lái)確定。C1、C2值取決于晶振頻率。應當說(shuō)明的是：MB15A02的LE、FC端內部有上拉電阻器。當采用外部積分器時(shí)，Vp端連接到Vcc端。當LD為高電平時(shí)，電路為鎖定狀態(tài)，此時(shí)鎖定檢測端（LOCKDET）輸出低電平。特別要注意的是，由于該電路要工作在UFH頻段，因此，LPF電路設計中的0Ω電阻不能忽略。