多DSP局部總線(xiàn)與VME總線(xiàn)的接口設計

2 VME總線(xiàn)的功能特點(diǎn)

VME總線(xiàn)系統的功能結構可以分為4類(lèi)：數據傳輸總線(xiàn)(DTB)、DTB仲裁總線(xiàn)、優(yōu)先中斷總線(xiàn)和實(shí)用總線(xiàn)。每一類(lèi)都包括一條總線(xiàn)以及與之相關(guān)的功能模塊，他們共同完成某一確定的功能。

2.1 數據傳輸總線(xiàn)

DTB信號線(xiàn)可以分為3類(lèi)：尋址線(xiàn)、數據線(xiàn)、控制線(xiàn)。為了適應處理器尋址的靈活性，并對地址空問(wèn)進(jìn)行保護，VME總線(xiàn)提供6條地址修改線(xiàn)，選擇不同的地址修改碼即可實(shí)現16，24，32位的尋址變化，并對地址空間賦予特定的保護權限?？刂凭€(xiàn)和地址線(xiàn)的不同組合可以靈活地控制數據的傳送寬度和方式，如8，16，24，32位。依靠這些控制信號的互鎖邏輯，VME總線(xiàn)進(jìn)行異部傳輸，而不需要時(shí)鐘的同步，從而可以可靠地實(shí)現不同設備之間的數據傳輸。當主從模塊交換數據時(shí)，地址線(xiàn)由主模塊驅動(dòng)進(jìn)行尋址，根據利用的地址線(xiàn)數目的不同，地址可以是短地址、標準地址和擴展地址，所用地址線(xiàn)的數目由地址修改線(xiàn)AM0～AM5規定。數據線(xiàn)D00～D31用來(lái)傳輸l～4個(gè)字節的數據。主模塊用數據選通線(xiàn)DS0～DS1，字長(cháng)線(xiàn)LWORD和地址線(xiàn)A01配合制定不同的數據傳輸周期類(lèi)型。其數據長(cháng)度選擇的真值表和地址總線(xiàn)真值表如表1和表2所示。這里暫不涉及64位據和地址總線(xiàn)。

2.2 DTB仲裁總線(xiàn)

在VME總線(xiàn)系統中，當同時(shí)有多個(gè)模塊要求使用DTB時(shí)，仲裁子系統就檢測這些請求，并在某一時(shí)刻僅允許一塊模板使用DTB。

仲裁總線(xiàn)由6條總線(xiàn)信號線(xiàn)和4組菊花鏈信號線(xiàn)組成：總線(xiàn)請求線(xiàn)BR0～BR3；總線(xiàn)忙線(xiàn)BBSY；總線(xiàn)清除線(xiàn)BCLR；總線(xiàn)允許輸入線(xiàn)BG0IN～BG3IN；總線(xiàn)允許輸出線(xiàn)BG0OUT～BG3OUT。菊花鏈信號線(xiàn)由每塊板的總線(xiàn)允許輸入線(xiàn)(BgxIN)和總線(xiàn)允許輸出線(xiàn)(BgxOUT)組成。從n號插槽出來(lái)的菊花鏈信號線(xiàn)，如BGxOUT與下一板(n+1)號插槽的(BgxIN)相連。槽1的BgxIN一般由槽1的總線(xiàn)仲裁模塊來(lái)驅動(dòng)。

在VME總線(xiàn)仲裁系統中共有O～3四種優(yōu)先級，第3優(yōu)先級最高，第0優(yōu)先級最低，也就是說(shuō)DTB仲裁總線(xiàn)中總線(xiàn)請求，總線(xiàn)允許輸入和總線(xiàn)允許輸出各有4條。每個(gè)請求模塊只驅動(dòng)一條請求線(xiàn)，并接受同一級別的總線(xiàn)允許鏈路仲裁，即BRx，BGxIN，BGxOUT中x相同時(shí)才能構成一級仲裁鏈路。至于仲裁驅動(dòng)模塊對4條仲裁鏈路的處理，則可以采用3種不同的方式：優(yōu)先法、循環(huán)法和單級法。優(yōu)先級仲裁是按照4條總線(xiàn)請求的優(yōu)先級別從最高的BR3到最低的BR0這一固定的優(yōu)先順序分配總線(xiàn)的。循環(huán)仲裁是按照循環(huán)優(yōu)先的原則來(lái)分配總線(xiàn)的，在總線(xiàn)請求線(xiàn)BR(n)上某一請求模塊已獲準使用總線(xiàn)時(shí)，則下一次仲裁的最高優(yōu)先級就是BR(n-1)；單級僅接受BR3上的請求，并依靠BR3上的總線(xiàn)允許菊花鏈來(lái)裁判。

2.3 優(yōu)先中斷總線(xiàn)

通常僅有一個(gè)處理器處理中斷，監視中斷請求線(xiàn)(IRQl～IRQ7)，IRQ7優(yōu)先權最高，在響應中斷時(shí)，一個(gè)地址周期產(chǎn)生，這個(gè)地址指示請求已被響應，中斷響應線(xiàn)(IACK)被仲裁器改變以daisy-chain(菊花鏈)的方式向下傳送，用IACKIN和IACKOUT信號，一個(gè)數據周期指出請求設備，并提取請求設備的狀態(tài)和IV(中斷矢量)。

2.4 實(shí)用總線(xiàn)

實(shí)用總線(xiàn)功能提供系統周期定時(shí)，上電初始化和故障檢測功能，主要有SYSCLK(系統時(shí)鐘線(xiàn))，ACFAIL(交流故障線(xiàn))，SYSRESET(系統復位線(xiàn))，SYSFAIL(系統故障線(xiàn))；系統時(shí)鐘線(xiàn)是獨立的頻率為16 MHz的時(shí)鐘信號，由位于1號槽的系統時(shí)鐘驅動(dòng)模塊產(chǎn)生，可以作為整個(gè)系統的時(shí)間基準。另外3條信號線(xiàn)由l號槽的電源監控模塊產(chǎn)生。

3 系統接口設計方案

通常，設計多DSP局部總線(xiàn)與標準總線(xiàn)接口可以采用專(zhuān)業(yè)公司提供的接口控制芯片。例如，利用Cypress公司的VIC64橋接電路可以設計功能全面，具有完全的主模塊／從模塊功能的標準VME總線(xiàn)接口。但是如果用戶(hù)開(kāi)發(fā)的基于VME總線(xiàn)的應用模塊僅作為從設備．那么就只需要具備從從模塊的總線(xiàn)接口，這樣就可以使用FPGA自行設計橋接電路，本設計結合系統需要，采用雙口RAM實(shí)現數據交換，FPGA實(shí)現接口邏輯轉換。接口設計方案如圖1所示。

圖1中DSP為Analog Devices公司TS101，4片TS101共享總線(xiàn)組成緊耦合系統。雙口RAM為Cypress公司的高速、大容量、低功耗芯片CY7C025AV，他的容量為32 kB，數據寬度為16 b，最高訪(fǎng)問(wèn)速度達到80 MHz。FPGA為ALTERA公司的EPF10K30A。

雙口RAM的左端口與多DSP局部總線(xiàn)相連，局部總線(xiàn)的MS0連接雙口RAM的CEL(左端口使能)，雙口RAM在多DSP局部總線(xiàn)的地址空間映射為0X8000000～0X8007FFF。雙口RAM的讀寫(xiě)時(shí)序與普通存儲器相同，可以直接與局部總線(xiàn)相連，DSP可以通過(guò)慢速總線(xiàn)傳輸協(xié)議訪(fǎng)問(wèn)雙口RAM的地址空間。雙口RAM的OEL(左端口輸出使能)和RWL(左端口讀寫(xiě)使能)分別接局部總線(xiàn)的RD和W／R，左端口數據線(xiàn)(D0L～D15L)和地址線(xiàn)(A0L～A14L)也分別與局部總線(xiàn)的數據和地址線(xiàn)相連。

雙口RAM右端口和標準VME總線(xiàn)通信，由FPGA負責譯碼標準VME總線(xiàn)控制信號線(xiàn)產(chǎn)生接口控制邏輯，雙口RAM的右端口數據線(xiàn)(D0R～D15R)和地址線(xiàn)(A0R～A14R)通過(guò)總線(xiàn)驅動(dòng)器74F16245驅動(dòng)后和標準VME：總線(xiàn)的數據和地址線(xiàn)相連。74F16245的使能和傳輸方向信號由FPGA譯碼產(chǎn)生。

標準VME總線(xiàn)的控制信號線(xiàn)與FPGA連接，由于FPGA的I／O管腳可以兼容各種電平，所以VME的控制信號線(xiàn)可以直接與FPGA相連。

4 FPGA接口程序的設計

FPGA中的VME總線(xiàn)接口程序主要由2大模塊組成，一個(gè)模塊是VME主機對雙口RAM訪(fǎng)問(wèn)的普通I／O模塊，該模塊主要實(shí)現標準VME總線(xiàn)訪(fǎng)問(wèn)時(shí)序到雙口RAM訪(fǎng)問(wèn)時(shí)序的邏輯轉換，VME總線(xiàn)地址譯碼和訪(fǎng)問(wèn)模式譯碼，以及VME總線(xiàn)到雙口RAM的數據地址線(xiàn)驅動(dòng)的邏輯控制。另一個(gè)模塊多DSP模板向VME主機發(fā)送中斷的中斷請求模塊，該模塊主要完成中斷信號的發(fā)送，主機發(fā)來(lái)的中斷認可的處理和向主機發(fā)送中斷狀態(tài)和識別碼。

4.1 普通I／O模塊的設計

普通I／O模塊的程序設計采用VHDL語(yǔ)言狀態(tài)機實(shí)現，整個(gè)過(guò)程分為5種狀態(tài)：idle(空閑狀態(tài))，selection(選中狀態(tài))，write(寫(xiě)數據狀態(tài))，read(讀數據狀態(tài))和answer(應答狀態(tài))。

idle狀態(tài)表示本模塊沒(méi)有被VME主機訪(fǎng)問(wèn)；selection狀態(tài)表示地址和模式譯碼已經(jīng)選中本模塊，主機要訪(fǎng)問(wèn)雙口RAM的地址空間；write狀態(tài)VME主機正在向雙口RAM寫(xiě)入數據；read狀態(tài)表示VME主機正在從雙口RAM中讀出數據；answer表示本模塊響應訪(fǎng)問(wèn)周期向VME主機發(fā)送數據傳輸應答。描述整個(gè)過(guò)程的狀態(tài)轉移圖如圖2所示。

I／O模塊標準傳輸的過(guò)程描述為：idle狀態(tài)時(shí)，地址監測劃模塊應處于VME總線(xiàn)地址譯碼和訪(fǎng)問(wèn)模式監測狀態(tài)，本模塊的訪(fǎng)問(wèn)模式為A24-D16標準數據訪(fǎng)問(wèn)模式。當VME主機輸出的地址和訪(fǎng)問(wèn)模式與本模塊一致時(shí)，即輸入地址VA20～VA23為程序所設的地址，AM碼等于3A(H)，LWORD為高，VA1為低和AS為低，地址監測模塊輸出“從模塊選中信號”，啟動(dòng)了從模塊訪(fǎng)問(wèn)，這時(shí)模塊進(jìn)人selection狀態(tài)。

進(jìn)入selection狀態(tài)后，程序監視DS0，1(數據選通信號)和WRITE(讀寫(xiě)信號)。當DS0，DS1都為低，WRITE為高時(shí)，模塊進(jìn)入read狀態(tài)；當DS0，DS1都為低，WRITE為低時(shí)，模塊進(jìn)入write狀態(tài)。

當模塊處于read狀態(tài)時(shí)，FPGA置雙口RAM的CER為低使能雙口RAM，OER為低使能數據輸出，RWR為高關(guān)閉寫(xiě)使能，使雙口RAM為數據輸出狀態(tài)。FPGA還要打開(kāi)總線(xiàn)驅動(dòng)使能，設置總線(xiàn)驅動(dòng)方向，使VME地址總線(xiàn)為輸入，數據總線(xiàn)為輸出。

當模塊處于write狀態(tài)時(shí)，FPGA置雙口RAM的CER為低使能雙口RAM，RWR為低使能寫(xiě)信號，OER為高關(guān)閉輸出數據使能，使雙口RAM為數據輸入狀態(tài)。FPGA還要打開(kāi)總線(xiàn)驅動(dòng)使能，設置總線(xiàn)驅動(dòng)方向，使VME地址數據線(xiàn)都為輸入。

為了設置“讀應答使能”和“寫(xiě)應答使能”，模塊在進(jìn)入read(讀數據狀態(tài))或write(寫(xiě)數據狀態(tài))后，都使能一個(gè)計數器計數。當計數器的計數值為某值時(shí)(此計數值可以用來(lái)調整讀寫(xiě)周期的大小，本例中使用32 MHz時(shí)鐘時(shí)，計數值為1即可)，分別置“讀應答使能”和“寫(xiě)應答使能”有效，模塊進(jìn)入answer(應答狀態(tài))狀態(tài)。在模塊進(jìn)入an-swer后，程序置DTACK為低，向主機發(fā)送數據傳送應答。這樣，當主機向雙口RAM寫(xiě)數據時(shí)，通知主機可以釋放總線(xiàn)；當主機從雙口RAM讀數據時(shí)，通知主機數據已經(jīng)穩定可以鎖存數據。主機收到DTACK后釋放DS0，DS1為高，AS為高；模塊檢測到DS0，DS1為高，AS為高后，將DTACK置高，關(guān)閉雙口RAM使能和VME總線(xiàn)驅動(dòng)，模塊進(jìn)入idle(空閑狀態(tài))，一個(gè)標準的VME總線(xiàn)傳輸周期結束。

整個(gè)過(guò)程的仿真時(shí)序波形如圖3所示：圖中，“000”表示idle狀態(tài)，“001”表示selection狀態(tài)，“101”表示read狀態(tài)，“011”表示write狀態(tài)，“111”表示answer狀態(tài)。

4.2 中斷請求模塊的設計

本模塊設計采用VHDL語(yǔ)言編寫(xiě)程序，使用進(jìn)程對中斷產(chǎn)生模塊的功能進(jìn)行描述，即用進(jìn)程中if-elsif-else語(yǔ)句來(lái)描述這個(gè)時(shí)序過(guò)程。

中斷模塊負責產(chǎn)生標準VME總線(xiàn)中斷，處理VME主機中斷管理模塊發(fā)來(lái)的中斷響應。程序設計了一個(gè)8位的內部寄存器VINT，用來(lái)控制中斷信號的產(chǎn)生，寄存器位VINT1～7對應IRQ1～7，控制VME總線(xiàn)中斷信號的產(chǎn)生和撤銷(xiāo)，VINT0作為發(fā)中斷使能位．當VINT0等于1時(shí)，程序檢查VINT1～7，置相應的中斷請求信號線(xiàn)IRQ1～7為低，便向監控該信號的VME主機中斷管理模塊發(fā)出了中斷請求。

中斷請求模塊發(fā)出中斷請求后，監控輸入信號IACK-IN和A1～3，等待VME主機中斷管理模塊發(fā)來(lái)的中斷響應。當檢測到IACKIN為低，即開(kāi)始中斷號對照，檢測A1～3上的值是否和本模塊發(fā)出的中斷號一致，如果不一致就將驅動(dòng)IACKOUT輸出菊花鏈為低，如果一致將該中斷的狀態(tài)／識別碼放到VD0～7上，當數據穩定后，驅動(dòng)DTACK為低，通知VME主機中斷管理模塊取走中斷狀態(tài)識別碼，主機進(jìn)入相應的中斷服務(wù)程序．即完成了從模塊VME總線(xiàn)中斷的發(fā)送和響應過(guò)程。

5 結 語(yǔ)

用VHDL語(yǔ)言實(shí)現了多DSP局部總線(xiàn)到標準VME總線(xiàn)普通I／O模塊和中斷請求模塊的設計，雙口RAM的存儲空間映射到工控機的存儲空間的地址為0XC0410000～0XC0413FFFC。使用32 MHz時(shí)鐘時(shí)．通信速率町達16 MB／s，能夠滿(mǎn)足雷達信號處理板到終端通信的要求。