高壓擺率負載瞬態(tài)測試

微處理器和應用特定集成電路 (ASIC) 需要低電壓、高電流電源。此類(lèi)電源通常對輸出電壓偏差有非常嚴格的要求，對于負載瞬態(tài)事件尤其如此。測試此類(lèi)電源會(huì )給設計人員帶來(lái)一定的挑戰，并且可能難以確認是否符合規范。

本文將介紹更多負載瞬態(tài)測試的詳細信息以及可用于簡(jiǎn)化這些復雜測試的方法。

首先，需要了解所有瞬態(tài)規格，以便合理設計電源，同時(shí)還需要了解它們如何應用于測試。典型的瞬態(tài)規格包括：

● 負載階躍大小，以安培為單位或以占滿(mǎn)負載的百分比表示。

● 瞬態(tài)事件（有時(shí)為零）期間的最小負載。

● 負載階躍的壓擺率，通常以安培/微秒為單位。

● 階躍兩個(gè)邊沿支持的最大電壓偏差。

● 預期恢復時(shí)間。

圖 1 展示了通常如何定義這些規格的示例。

圖 1：負載瞬態(tài)測量的圖形說(shuō)明

了解所有規格后，可以嘗試設計可滿(mǎn)足要求的電源。但滿(mǎn)足測試要求往往是一項挑戰。1V 輸出電壓、100A 負載階躍和 1000A/μs 壓擺率的要求再正常不過(guò)。在大多數測試情況下，限制因素是待測電源和負載之間的電感。在實(shí)際系統中，電源通常緊鄰其所供電的負載放置，以便更大限度地減少寄生電感。

可以使用多種方法來(lái)測試給定電源的負載瞬態(tài)響應；每種方法都各有其優(yōu)缺點(diǎn)。本文將比較以下方案：外部電子負載、外部瞬態(tài)電路板、“場(chǎng)效應晶體管 (FET) 沖擊”、板載瞬態(tài)發(fā)生器和基于插槽的瞬變測試儀。

外部電子負載可能是測試瞬態(tài)響應的最常用，也是最方便的方法。大多數負載都具有可輕松設置電流電平和轉換時(shí)間的模式。主要缺點(diǎn)是壓擺率受限，這是源于外部接線(xiàn)或實(shí)際負載限制。

在壓擺率方面，外部瞬態(tài)電路板通常具有更出色的表現，但會(huì )降低靈活性。根據設計的不同，負載瞬態(tài)電路板可能會(huì )在最大電流、熱耗散或壓擺率方面受到限制。瞬態(tài)電路板從外部連接，因此接線(xiàn)通常成為限制壓擺率的因素。此外，還需要為測試的每個(gè)電源調整或配置電路板。

FET 沖擊是一種獲得高速瞬態(tài)結果的快速、直接方法?？梢酝ㄟ^(guò)電阻器將金屬氧化物半導體場(chǎng)效應晶體管 (MOSFET) 從漏極連接到源極，或直接連接到電源的輸出端，并使用函數發(fā)生器控制柵極。由于外部接線(xiàn)較少，因此寄生電感顯著(zhù)降低。

雖然這種方法通常會(huì )產(chǎn)生高壓擺率，但測試可能難以控制和實(shí)現可重復性?？赡苓€需要修改印刷電路板 (PCB) （圖2）。此方法的另一個(gè)問(wèn)題是，測量實(shí)際負載階躍電流有一定困難，并且測量值可能不準確。

圖 2：包含 FET 沖擊的 PCB 示例

在嘗試測試高電流、高速瞬態(tài)的性能時(shí)，板載瞬態(tài)發(fā)生器會(huì )非常實(shí)用?？梢园凑沾_切的負載瞬態(tài)規格設計電路。主要缺點(diǎn)是元件會(huì )產(chǎn)生額外成本和空間占用。此外，靈活進(jìn)行多種不同的測量可能既困難又耗時(shí)。

板載瞬態(tài)發(fā)生器的設計也可能非常復雜。它可以像由 555 計時(shí)器控制的電阻器和 FET 一樣簡(jiǎn)單，也可以像圖 3 中所示的一樣復雜。更為復雜的設計采用尺寸更小、開(kāi)關(guān)速度更快的多級 FET。此設計可實(shí)現 1000A/μs 的壓擺率。

圖 3：板載瞬態(tài)發(fā)生器的更復雜版本

最后一個(gè)選擇是使用處理器插槽和專(zhuān)用瞬變測試儀工具。這種方法成本最高，原因在于工具本身可能成本較高，而且 PCB 的成本也十分高昂。但對于一組給定的處理器要求，卻可以獲得最準確的結果。處理器或 ASIC 制造商經(jīng)常開(kāi)發(fā)此類(lèi)工具，因而它們是專(zhuān)為滿(mǎn)足特定的測試條件而構建。

表 1 總結了瞬態(tài)測試方案。

表 1：不同瞬態(tài)測試方法的比較

測試負載瞬態(tài)是電源設計和合規性的非常重要的部分。測試裝置中的寄生電感會(huì )阻礙實(shí)現所需壓擺率。希望本文介紹的各種方法可以幫助您避免這個(gè)問(wèn)題。