注意 PCB走線(xiàn)間距，比“串擾”危害更大的是“阻抗變化”

在PCB設計中，工程師們往往對高速信號的完整性保持高度警惕，卻容易忽視低速信號走線(xiàn)的阻抗控制問(wèn)題。當相鄰走線(xiàn)間距呈現不規則變化時(shí)，即便信號速率不高，仍然會(huì )引發(fā)意想不到的信號質(zhì)量問(wèn)題。這種間距變化帶來(lái)的阻抗擾動(dòng)，遠比單純考慮串擾問(wèn)題更值得關(guān)注。

一些速率雖然不算特別高，但是對時(shí)序、信號質(zhì)量有要求的數字接口，例如“SDIO”。我要注意走線(xiàn)間距的問(wèn)題。

如果走線(xiàn)可以間距足夠的大，例如滿(mǎn)足3W，并且可以用GND隔離，并且足夠的空間打GND地孔，那么也沒(méi)什么糾結的。但是往往我們沒(méi)有那么多足夠的空間來(lái)走線(xiàn)。這時(shí)候，我們需要判斷讓兩根線(xiàn)的間距增大一些。但是不要盲目鋪GND

為什么不要隨便在高速線(xiàn)旁邊鋪銅？

那么，我們就像知道，此時(shí)50Mbps的信號，或者100Mbps的信號走線(xiàn)是否會(huì )干擾相鄰信號。

我們實(shí)際場(chǎng)景中，只能做到2W，是否有串擾問(wèn)題呢？

空間受限時(shí)的妥協(xié)方案

若PCB空間不足，可采取以下平衡策略：

1. 優(yōu)先級分級 ：

• CLK信號 ：必須滿(mǎn)足4W間距或地線(xiàn)隔離。

• CMD信號 ：次優(yōu)先級，≥3W間距。

• DAT0-DAT3 ：組內等長(cháng)優(yōu)先，組間允許局部放寬至2.5W（需SI驗證）。

• 局部密度調整 ：

• 非關(guān)鍵信號（如CD檢測）可縮小間距至2W。

• 犧牲布線(xiàn)層 ：

• 將SDIO信號單獨布置在一層，避免與其他高速信號（如DDR、USB）平行。




比“串擾”危害更大的是“阻抗變化”

如果我們做不到3W，把間距縮小為2W，除了串擾問(wèn)題，還有什么問(wèn)題呢？


當 PCB 走線(xiàn)間距無(wú)法滿(mǎn)足 3W 規則（即線(xiàn)中心距為 3 倍線(xiàn)寬），而只能采用 2W 時(shí)，會(huì )對信號完整性和 EMI 產(chǎn)生顯著(zhù)影響，具體問(wèn)題及對策如下：

1. 串擾增加

• 間距從 3W 減至 2W 時(shí)，相鄰信號線(xiàn)間的電場(chǎng)耦合增強，串擾噪聲可能增加 30%~50%（差分對更敏感）。

• 高頻信號（如 PCIe Gen4 以上）的近端串擾（NEXT）可能超出規范要求，導致誤碼率上升。

• 阻抗偏差

• 差分對間距縮小會(huì )降低差分阻抗（典型值下降約 5~10Ω），若設計容差為 ±10%，可能超出允許范圍。

• 單端線(xiàn)與參考平面的間距變化也會(huì )影響單端阻抗，導致反射增加。

• EMI 輻射增大

• 緊密間距會(huì )增加共模電流輻射，尤其是當差分對不平衡時(shí)，EMI 可能超出 FCC/CE 認證限值。




雖然100MHz以下的信號對2W間距的相鄰走線(xiàn)串擾影響是有限的，但是會(huì )影響阻抗，間距的變化會(huì )導致阻抗變化，從而引起反射，導致信號質(zhì)量變差。我們還是把2W優(yōu)化為2.5W。