上下拉電阻會(huì )增強驅動(dòng)能力嗎？

最近看到一個(gè)關(guān)于上下拉電阻的問(wèn)題，發(fā)現不少人認為上下拉電阻能夠增強驅動(dòng)能力。隨后跟幾個(gè)朋友討論了一下，大家一致認為不存在上下拉電阻增強驅動(dòng)能力這回事，因為除了OC輸出這類(lèi)特殊結構外，上下拉電阻就是負載，只會(huì )減弱驅動(dòng)力。

但很多經(jīng)驗肯定不是空穴來(lái)風(fēng)，秉承工程師的鉆研精神，我就試著(zhù)找找這種說(shuō)法的來(lái)源，問(wèn)題本身很簡(jiǎn)單，思考的過(guò)程比較有趣。

二極管邏輯

今天已經(jīng)很難看到二極管邏輯電路了，其實(shí)用性也不算高，不過(guò)因為電路簡(jiǎn)單，非常適合用來(lái)理解基本概念。

一個(gè)最簡(jiǎn)單的二極管與門(mén)如下圖。與門(mén)實(shí)現邏輯與操作Y=A&B，即A或者B任意為L(cháng)的時(shí)候，輸出Y為L(cháng)，只有當A和B都為H時(shí)，Y才為H。

上圖，基本二極管與門(mén)

假設二極管無(wú)導通壓降，在這個(gè)電路中，二極管充當了單向開(kāi)關(guān)的角色，當A和B等于VDD時(shí)，兩根二極管反向截至，Y被電阻上拉到VDD，這是Y就是H；當A或者B任意一端為GND時(shí)，二極管導通，因為二極管導通時(shí)電阻很小，遠小于上拉電阻，所以Y被拉到了GND，即邏輯L。

至于二極管或門(mén)，只要把二極管轉一下，再把電阻從拉到VDD改成拉到GND就可以了，非常簡(jiǎn)單。

上圖，基本二極管或門(mén)

基本原理

你看，在這么原始的邏輯電路中就已經(jīng)出現了上下拉電阻，這里面的原理也非常簡(jiǎn)單粗暴：利用開(kāi)關(guān)的閉合（電阻為0）和開(kāi)啟（電阻無(wú)窮大）的特性，配合電阻，就可以輕松實(shí)現兩種電壓的輸出。這種電路還有一個(gè)變形，就是用恒流源取代電阻，一方面集成電路工藝，恒流源比電阻更容易獲得，另一方面恒流源的驅動(dòng)能力也更好。根據開(kāi)關(guān)和電阻（或恒流源）的相對位置，有以下基本電路：即開(kāi)關(guān)接到GND（L）或開(kāi)關(guān)接到VDD（H）。

上圖，幾種開(kāi)關(guān)電路接法。

這幾種電路都是由開(kāi)關(guān)的閉合或開(kāi)啟決定了VOUT是VDD還是GND。開(kāi)關(guān)的相對位置不同，還決定了電路在某一狀態(tài)下的驅動(dòng)能力：開(kāi)關(guān)的導通電阻為0，可視為驅動(dòng)力無(wú)窮大，可是電阻（或恒流源）的驅動(dòng)能力呢，只有VDD/R（或者恒流I），這就導致了電路在輸出H或L的時(shí)候驅動(dòng)能力不對稱(chēng)（換一個(gè)說(shuō)法，就是電路在輸出H或者L的時(shí)候，輸出阻抗不一樣）。

除了驅動(dòng)能力的問(wèn)題，這種單開(kāi)關(guān)加電阻的模式還會(huì )帶來(lái)靜態(tài)功耗的問(wèn)題，因為只要開(kāi)關(guān)閉合，不管外部有沒(méi)有負載，都會(huì )消耗電流。

既然開(kāi)關(guān)的驅動(dòng)力比電阻強，那么能不能把電阻也換成開(kāi)關(guān)？恭喜你，發(fā)現了現代CMOS邏輯電路的基本單元：倆互補的開(kāi)關(guān)。這樣不管輸出H還是輸出L，驅動(dòng)能力都是無(wú)窮大！好的，這時(shí)候上下拉電阻就不見(jiàn)了。

這樣兩個(gè)開(kāi)關(guān)的電路還多出來(lái)了一種狀態(tài)：當兩個(gè)開(kāi)關(guān)都開(kāi)啟時(shí)，VOUT即不是VDD也不是GND，而是一個(gè)懸空的狀態(tài)（即高阻態(tài)，Hi-Z），這時(shí)候外部給什么信號它就是什么狀態(tài)。這樣又出現了一個(gè)新的邏輯門(mén)大類(lèi)：三態(tài)邏輯門(mén)。

上圖，互補開(kāi)關(guān)電路。

上下拉電阻增強驅動(dòng)能力？

很多經(jīng)驗不是空穴來(lái)風(fēng)，只是在流傳的過(guò)程中丟失了重要的前提條件。上一節也看到了有一些邏輯器件，他們輸出高和輸出低時(shí)的驅動(dòng)能力差別很大。

TTL（70xx、74Fxx、74Sxx、74LSxx等）家族的器件就屬于這種類(lèi)型，如下圖是7404（TTL反相器）的原理圖，由于非對稱(chēng)的輸出級設計，輸出為高時(shí)驅動(dòng)能力只有0.4mA，而輸出低時(shí)居然能輸出16mA的電流（手冊中的輸出電流不是晶體管或者電路本身的極限，而是超過(guò)這個(gè)電流以后，輸出的電壓可能無(wú)法滿(mǎn)足邏輯族的要求）。

上圖，7404的簡(jiǎn)化電路。

這個(gè)時(shí)候在輸出端口外加一個(gè)上拉電阻，就可等效以增強端口在輸出H時(shí)的驅動(dòng)能力，但代價(jià)是端口輸出L時(shí)，驅動(dòng)能力相應地減弱，不過(guò)這時(shí)候芯片輸出能力足夠強，用這點(diǎn)代價(jià)來(lái)?yè)Q取另一個(gè)狀態(tài)下驅動(dòng)能力的增強，還是劃算。

上圖，帶上拉電阻的7404。

下表是仿真有無(wú)上拉電阻時(shí)，負載電流與輸出電壓的關(guān)系，可以看到上拉電阻確實(shí)增強了在一定負載下的輸出電壓，不過(guò)當負載電流較大時(shí)效果并不明顯，而且邊際效應也很顯著(zhù)，當上拉電阻減小到一定程度以后，增強效果也不太顯著(zhù)，而且會(huì )大大增加靜態(tài)功耗。

上表，帶不同上拉電阻的7404輸出電壓與負載電流的關(guān)系。

既然非對稱(chēng)的輸出級有這樣的問(wèn)題，那為啥不能把這個(gè)驅動(dòng)器設計成上下對稱(chēng)的呢？

一方面，如果要設計成上下對稱(chēng)的結構，上管需要用P管，而當時(shí)的工藝限制，P管各方面性能都不如N管，速度、功耗和成本都不是很劃算，所以能看到很多上年代的芯片，內部幾乎沒(méi)有P管（包括MOS工藝的器件也是）。

另一方面，TTL輸入結構的特點(diǎn)，輸入為H時(shí)所需電流很小，而輸入為L(cháng)所需的輸入電流很大，這樣對輸出L時(shí)的驅動(dòng)能力要求就很高，反而對輸出H時(shí)沒(méi)有驅動(dòng)能力要求（TTL輸入懸空時(shí)等效為H）。

但TTL的這種特點(diǎn)，又會(huì )帶來(lái)一個(gè)比較麻煩的問(wèn)題：下拉電阻值需要很大才能滿(mǎn)足要求，而下拉電阻太大則會(huì )導致輸出高時(shí)負載太重以至于無(wú)法達到規定電壓，所以TTL要盡量避免使用下拉。

下圖是仿真結果，因為這是一個(gè)反相器，所以下拉時(shí)輸出高是所期望的，而下拉電阻超過(guò)1.8kΩ時(shí)已經(jīng)無(wú)法滿(mǎn)足TTL定義的最低高電平標準了；而上拉時(shí)，就算上拉電阻達到20kΩ，也絲毫不影響輸出。

上表，TTL上下拉電阻取值與輸出電壓的關(guān)系。

CMOS電路

相信現在已經(jīng)沒(méi)多少人會(huì )在設計時(shí)選用TTL家族的器件了，可能多數人都沒(méi)接觸過(guò)這類(lèi)器件，最常用的還是CMOS家族（HC、HCT、LVC、CD4000等）。

CMOS家族的東西就比較簡(jiǎn)單粗暴，上下對稱(chēng)的結構，上下管驅動(dòng)能力也基本一致，這個(gè)時(shí)候輸出的上下拉電阻對增強驅動(dòng)能力幾乎沒(méi)有幫助不說(shuō)，還加重了負載，屬于得不償失（其實(shí)多數情況下是無(wú)關(guān)痛癢）。

下圖是基本的CMOS反相器，只需要一對互補的MOS管即可實(shí)現（現實(shí)中的CMOS反相器一般是三對這種管子級聯(lián)出來(lái)的，為了提高開(kāi)環(huán)增益）。

但是CMOS器件的輸入懸空時(shí)，不會(huì )被拉向任何一個(gè)方向，處于一種浮空的狀態(tài)，這樣會(huì )造成輸出紊亂，不是我們所希望的結果，這種情況下需要在輸入端接入上拉或者下拉電阻給電路提供一個(gè)確定的狀態(tài)。一般可拔插的對外接口（如JTAG）需要在I/O上加上上下拉電阻，有三態(tài)的總線(xiàn)視工作情況也可能需要上下拉，不過(guò)大多數的CMOS電路不需要額外的上下拉電阻。

上圖，CMOS器件在使用是一般要加上下來(lái)避免輸入懸空。

因為CMOS輸入是電壓控制型，輸入阻抗很高，所以上下拉電阻的值可以很大，理論上用MΩ級別的電阻都沒(méi)問(wèn)題。

不過(guò)理論歸理論，工程師得認清現實(shí)?，F實(shí)的CMOS輸入結構，為了保護MOS管的柵極，會(huì )在柵極上加入ESD二極管，二極管反向偏置的時(shí)候是有漏電流的，還會(huì )隨溫度的升高還會(huì )指數增長(cháng)！所以CMOS電路的上下拉電阻一般在100kΩ以下，一些制程比較先進(jìn)的CPU，I/O口的漏電流或者上下拉電流較大，上下拉電阻一般取在幾kΩ級別。所以設計上下拉電阻前一定要仔細閱讀芯片手冊，查查I/O的輸入電流，看看取什么樣的電阻值才合理。

上圖，CMOS輸入有ESD二極管。

其他需要上下拉的情況

開(kāi)集（Open-Collector）和開(kāi)漏（Open-Drain）的輸出結構往往也需要加上拉電阻:理清推挽、開(kāi)漏、OC、OD的特點(diǎn)與應用。OC和OD輸出結構只有下管，所以只能輸出L和高阻（Hi-Z）兩種狀態(tài)，而高阻態(tài)是難以被電路識別的，所以需要合適的上拉電阻把高阻態(tài)轉變?yōu)楦邞B(tài)。

上圖，OC（左）和OD（右）輸出結構。

雖然OC和OD輸出結構看起來(lái)很復古，使用時(shí)也需要外接電阻有點(diǎn)麻煩，但這種結構最大的好處就是可以做線(xiàn)與，也就是多個(gè)OC或者OD可以接到一起，只要其中一個(gè)輸出L，總線(xiàn)就是L，這在多外設中斷和電源時(shí)序控制方面很常用。

上圖，OC/OD的線(xiàn)與接法。

I2C也是OC/OD結構，這樣很輕松就能在一條數據線(xiàn)上雙向傳輸數據而不需要額外的方向控制信號，而CAN總線(xiàn)則巧妙地利用線(xiàn)與特性來(lái)實(shí)現總線(xiàn)仲裁。

在處理OC或者OD電路的時(shí)候，一定要注意評估總線(xiàn)負載電容、上拉電阻與所需速度的關(guān)系，負載電容越大，速度越快，所需的上拉電阻要越小:通俗理解STM32中的上/下拉電阻。比如I2C總線(xiàn)，如果只掛載了一片從設備，使用4.75kΩ的上拉電阻可能就滿(mǎn)足400kHz的總線(xiàn)要求了，但如果掛了10片從設備呢，1kΩ的上拉電阻也不一定能搞定100kHz的總線(xiàn)速度，這種時(shí)候可能得考慮總線(xiàn)負載隔離或者降低總線(xiàn)速度了。

下圖是在200pF負載電容情況下，上拉電阻為500Ω、1kΩ、2kΩ、4.75kΩ和10kΩ下的波形，可以看到上拉電阻越大，對電容充電速度越慢，所以上升沿也越慢，當上拉電阻不合適時(shí)上升沿已經(jīng)嚴重變形，無(wú)法保證正常工作。

上圖，OC電路不同上拉電阻對波形的影響。

邏輯反相器可以當成放大器來(lái)用！不是開(kāi)玩笑，我還真見(jiàn)過(guò)產(chǎn)品上用這種騷操作的，只需要把反相器接成反向放大器就可以了，不過(guò)邏輯器件當線(xiàn)性器件用，性能嘛...

上圖，邏輯反相器（非門(mén)）當成線(xiàn)性放大器用。