傳輸晶體管邏輯簡(jiǎn)介

低電阻路徑

這個(gè)問(wèn)題的基本答案是，邏輯高表示電源軌上的電壓，代表二進(jìn)制 1，邏輯低表示地電壓，代表二進(jìn)制 0。這個(gè)描述是一個(gè)很好的起點(diǎn)，它變得更如果我們說(shuō)“靠近電源軌”和“靠近地”而不是“在電源軌處”和“在地”，那么是準確的。此修改考慮了流過(guò) NMOS 或 PMOS 溝道的電流在源極和漏極之間產(chǎn)生小電壓差的事實(shí)。
　　

流經(jīng)通道的電流問(wèn)題會(huì )導致典型 CMOS 功能的一個(gè)更微妙但至關(guān)重要的方面。 CMOS 反相器確保輸出節點(diǎn)與電源軌或地具有低電阻連接；反相器總是NMOS導通、PMOS截止或PMOS導通、NMOS截止。這就是為什么我們可以說(shuō) CMOS 電路驅動(dòng)邏輯低或邏輯高。這也是為什么圍繞逆變器拓撲構建的邏輯電路如此可靠的“數字”——所有節點(diǎn)都具有明確定義的二進(jìn)制狀態(tài)，因為它們始終具有通向電源電壓或接地的低電阻路徑。
　　

傳輸晶體管邏輯 (PTL) 也稱(chēng)為傳輸門(mén)邏輯，基于使用 MOSFET 作為開(kāi)關(guān)而不是逆變器。結果是（在某些情況下）概念上的簡(jiǎn)化，但 CMOS 反相器嚴格的邏輯高/邏輯低輸出特性丟失了。
　　

傳輸晶體管邏輯的示例
　　

可以使用單個(gè)NMOS晶體管作為PTL開(kāi)關(guān)；當施加到柵極的電壓為邏輯高時(shí)，開(kāi)關(guān)被認為是閉合的，而當施加到柵極的電壓為邏輯低時(shí)，開(kāi)關(guān)被認為是打開(kāi)的。下圖顯示了僅使用一個(gè)晶體管的與門(mén)（或至少類(lèi)似于與門(mén)的東西）。

當輸入 (A) 為邏輯高且開(kāi)關(guān)控制信號 (B) 為邏輯高時(shí)，輸出 (Y) 為邏輯高，而對于所有其他組合，輸出 (Y) 都不是邏輯高。這聽(tīng)起來(lái)像“與”真值表，但我們真的可以將其稱(chēng)為“與”門(mén)嗎？這取決于你的觀(guān)點(diǎn)。問(wèn)題在于，當 B 輸入為邏輯低電平時(shí)，電路不會(huì )驅動(dòng)邏輯低電平。它只是斷開(kāi)連接，即浮動(dòng)。為了建立邏輯低電平，我們需要一個(gè)下拉電阻：

現在我們有了一個(gè)功能性與門(mén)，并且只使用了一個(gè)晶體管和一個(gè)電阻器，而基于 CMOS 反相器的標準與門(mén)需要六個(gè)晶體管。然而，PTL電路絕不等同于標準CMOS版本。首先，它不能可靠地提供低電阻接地路徑。其次，只要輸出為邏輯高電平，它就會(huì )消耗靜態(tài)功耗——電流從輸入流經(jīng) NMOS、下拉電阻到地：

這意味著(zhù)我們失去了基于逆變器的邏輯的一個(gè)極其有益的特性，即電源僅在開(kāi)關(guān)期間提供大量電流。 （這就是為什么 CMOS 功耗與頻率成正比——更多的開(kāi)關(guān)意味著(zhù)更多的電流，更多的電流意味著(zhù)更多的功率。）
　　

傳輸晶體管邏輯中的 NMOS 與 CMOS
　　

如上一節所示，PTL 圍繞 MOSFET 開(kāi)關(guān)構建，這些開(kāi)關(guān)可以傳遞（因此得名）或阻止信號。使用 NMOS 晶體管作為開(kāi)關(guān)無(wú)疑是減少晶體管數量的好方法，但單獨的 NMOS 在性能方面并不令人印象深刻。更好的解決方案是 CMOS 傳輸門(mén)：
　　

本文對單獨的 NMOS 和 CMOS 傳輸門(mén)進(jìn)行了簡(jiǎn)要比較。毫無(wú)疑問(wèn)，一般來(lái)說(shuō)，傳輸門(mén)是更好的實(shí)現方式，但請考慮權衡。顯然需要一個(gè)額外的晶體管，但還要注意，PMOS 不是由開(kāi)關(guān)控制信號驅動(dòng)，而是由開(kāi)關(guān)控制信號的補碼驅動(dòng)。例如，如果生成輸入信號的電路是提供
　　

輸出的D 觸發(fā)器，則這不是問(wèn)題。不過(guò)，通常只有一個(gè)輸入信號可用，在這種情況下，使用 CMOS 傳輸門(mén)意味著(zhù)我們還必須有一個(gè)反相器來(lái)為第二個(gè) FET 創(chuàng )建控制信號。