EDA能否降低大型AI芯片的時(shí)序復雜性？

為了在人工智能時(shí)代保持領(lǐng)先地位，半導體公司甚至許多系統公司都在推出一類(lèi)新型超大型片上系統 (SoC)，利用先進(jìn)的工藝節點(diǎn)將數百億個(gè)晶體管塞入硅片中，突破了現代芯片的極限。這些芯片包含超過(guò)十億個(gè)標準單元、越來(lái)越多的第三方 IP 以及多達數千個(gè)時(shí)鐘來(lái)保持一切協(xié)調。在上市時(shí)間不斷縮短的情況下，所有這些因素都導致復雜性激增。

隨著(zhù)晶體管的縮放速度放緩，將異質(zhì)芯片或小芯片綁定在 2.5D 和 3D 配置中，將更多的平方毫米的硅壓縮到一個(gè)封裝中，也成為了標準做法。

Ausdia 首席執行官 Sam Appleton 表示，這種復雜性給片上時(shí)序帶來(lái)了挑戰。所有通過(guò)這些巨大硅片的信號都必須在正確的時(shí)間到達，才能實(shí)現平穩、可靠的運行。他表示：「這些芯片（甚至芯片內部的芯片）正在突破光罩極限，這意味著(zhù)它們的物理尺寸與代工廠(chǎng)可以制造的尺寸一樣大。因此，我們面臨的挑戰之一是如何驗證這些巨型芯片的時(shí)序，并確保我們不會(huì )遺漏任何東西。 」

大多數電子設計自動(dòng)化（EDA）軟件的主要參與者都在生產(chǎn)更先進(jìn)的時(shí)序收斂工具，即在滿(mǎn)足設計時(shí)序約束的同時(shí)確定芯片的時(shí)鐘頻率。

但即使使用最新的 EDA 軟件，捕捉最新和最大的 AI 芯片的這種復雜性也可能很棘手。據 Appleton 稱(chēng)，Ausdia 正在努力幫助公司理解這一切。該公司的軟件工具可以將 SoC 的構建塊轉換為更緊湊的抽象模型，而不會(huì )丟失任何時(shí)序約束，以便其他 EDA 工具可以同時(shí)評估整個(gè)芯片內的時(shí)序。

Ausdia 正試圖利用其 HyperBlock 技術(shù)在這些巨型芯片所帶來(lái)的挑戰中保持領(lǐng)先一步，該技術(shù)是在最近于加州舊金山舉行的設計自動(dòng)化會(huì )議 (DAC) 之前發(fā)布的。

為什么時(shí)間對于高性能 AI 芯片來(lái)說(shuō)至關(guān)重要

Appleton 說(shuō)，芯片的日益復雜使得時(shí)序收斂變得更具挑戰性。

在最新的 SoC 中，晶體管被排列成數千萬(wàn)到數百億個(gè)邏輯門(mén)，這些邏輯門(mén)被捆綁成多達數十億個(gè)子塊或「標準單元」。這些子塊必須在設備的布局規劃中一起放置和布線(xiàn)，以創(chuàng )建 CPU 內核、AI 引擎或其他 IP 構建塊。確保通過(guò)芯片的所有信號保持準時(shí)至關(guān)重要，因為任何信號過(guò)早或過(guò)晚進(jìn)入都會(huì )中斷設備的平穩運行。

「如果你打開(kāi)其中一個(gè)塊，里面可能有幾百萬(wàn)個(gè)單元，這些單元是布局和布線(xiàn)實(shí)例，」Appleton 說(shuō)?！改銓⑤^小的塊放入較大的塊中，它可能包含一億個(gè)實(shí)例，然后將這些較大的塊組裝成最終的芯片。因此，如果你將芯片鋪平，你將有大約十億個(gè)小塊可以放置和移動(dòng)，并相互布線(xiàn)和連接?！?/p>

許多大型 AI SoC 都基于更先進(jìn)的工藝節點(diǎn)，從而使晶體管具有更少的泄漏和更快的時(shí)鐘速度。但時(shí)序延遲主要由互連線(xiàn)和金屬線(xiàn)電阻決定。這可能導致在設計中放置 IP 以防止更長(cháng)的互連延遲并減少路由擁塞方面的挑戰。例如，如果您決定增加一對 IP 塊之間的距離，則可能必須在它們之間添加管道以確保它們保持準時(shí)。

時(shí)序問(wèn)題可能會(huì )影響芯片的性能，并增加從過(guò)熱到故障等各種風(fēng)險。然而，解決這些問(wèn)題可能需要犧牲設備的功率效率和面積。

芯片內部的時(shí)序可能受到電壓（IR）降、溫度甚至晶體管結構的細微變化等諸多因素的影響，而這些因素在先進(jìn)的工藝節點(diǎn)上變得更加普遍。

為了提前識別和修復時(shí)序問(wèn)題，大多數半導體公司采用專(zhuān)門(mén)為靜態(tài)時(shí)序分析（STA）而設計的 EDA 工具，例如 Cadence Tempus 和 Synopsys Primetime。

隨著(zhù)半導體行業(yè)進(jìn)入 3D IC 時(shí)代，時(shí)序收斂變得越來(lái)越復雜。

HyperBlock：捕捉大型 AI 芯片中的時(shí)間復雜性

半導體行業(yè)的許多領(lǐng)先企業(yè)（以及試圖效仿它們的系統公司）都擁有龐大的數據中心，用于設計、模擬和驗證芯片設計，然后再將其提供給晶圓廠(chǎng)。但即使是最新的 EDA 時(shí)序收斂工具也難以將一個(gè)大型芯片直接驗證。Appleton 指出，半導體工程師已經(jīng)想出了解決這個(gè)問(wèn)題的方法，包括將芯片設計分成更小的部分，然后進(jìn)行驗證。但他們往往對自己的技巧守口如瓶。

「大多數半導體公司不愿意討論他們所做的事情，因為他們認為這是商業(yè)機密，我們不想讓任何人知道我們是如何做的，因為這是一種競爭優(yōu)勢，」Appleton 說(shuō)。

Ausdia 的 Timevision 技術(shù)沒(méi)有采用分而治之的方法，而是將芯片設計轉化為緊湊的代碼塊，捕捉其所有復雜性。通過(guò)將其輸入到其他 EDA 工具中，您可以運行整個(gè)芯片來(lái)檢查時(shí)序問(wèn)題?！肝覀兪球炞C超大型芯片設計的行業(yè)領(lǐng)導者之一，我們經(jīng)常處理超過(guò)十億個(gè)標準單元，」Appleton 表示?！傅词故俏覀円灿龅搅巳萘繂?wèn)題?！?/p>

Ausdia 正試圖利用其 HyperBlock 技術(shù)解決這一問(wèn)題，該技術(shù)可以對半導體公司甚至許多系統公司設計的最大、最先進(jìn)的 AI 芯片進(jìn)行智能驗證。該公司表示，它將驗證它們是否符合時(shí)序約束所需的內存量減少了 10 倍，同時(shí)將性能提高了 20 倍。Appleton 指出：「我們希望能夠加載這些大型設計，但我們也希望以經(jīng)濟的方式做到這一點(diǎn)?！?/p>

Ausdia 表示，HyperBlock 可用于設計過(guò)程的不同階段，甚至在將芯片功能安排到邏輯門(mén)（綜合）之前以及將所有組件放置和布線(xiàn)之前。據該公司稱(chēng)，這使客戶(hù)能夠「左移」并盡早開(kāi)始解決時(shí)序問(wèn)題。HyperBlock 本身可以加載到 SoC 的頂層（IC 的核心構建塊在此組裝和連接），所有復雜性和時(shí)序約束都保存在 HyperBlock 中。

隨著(zhù)芯片設計師接受越來(lái)越大的設計規模，「這些公司希望盡可能地避免風(fēng)險，因為這些項目的成本實(shí)在太高了，」Appleton 說(shuō)。