如何進(jìn)行應用電路板的多軌電源設計

緊迫的時(shí)間表有時(shí)會(huì )讓工程師忽略除了VIN、VOUT和負載要求等以外的其他關(guān)鍵細節，將PCB應用的電源設計放在事后再添加。遺憾的是，后續生產(chǎn)PCB時(shí)，之前忽略的這些細節會(huì )成為難以診斷的問(wèn)題。例如，在經(jīng)過(guò)漫長(cháng)的調試過(guò)程后，設計人員發(fā)現電路會(huì )隨機出現故障，比如，因為開(kāi)關(guān)噪聲，導致隨機故障的來(lái)源則很難追查。

此專(zhuān)題分兩部分討論，本文是第一部分，主要介紹在設計多軌電源時(shí)可能會(huì )忽略的一些問(wèn)題。第一部分著(zhù)重介紹策略和拓撲，第二部分重點(diǎn)討論功率預算和電路板布局的細節，以及一些設計技巧。許多應用電路板都使用電源來(lái)偏置多個(gè)邏輯電平，本系列文章將探討多電源電路板解決方案。旨在實(shí)現首次即正確的設計拓撲或策略。

選擇繁多

對于特定的電源設計，可能有多種可行的解決方案。在下面的示例中，我們將介紹多種選擇，例如單芯片電源與多電壓軌集成電路(IC)。我們將評估成本和性能取舍。探討低壓差(LDO)穩壓器與開(kāi)關(guān)穩壓器（一般稱(chēng)為降壓或升壓穩壓器）之間的權衡考量。還將介紹混合方法（即LDO穩壓器和降壓穩壓器的混合與匹配），包括電壓輸入至輸出控制(VIOC)穩壓器解決方案。

在本文中，我們將分析開(kāi)關(guān)噪聲，以及在開(kāi)關(guān)電源設計無(wú)法充分濾波時(shí)，PCB電路會(huì )受哪些影響。從總體設計角度來(lái)看，還需考慮成本、性能、實(shí)施和效率等因素。

例如，如何根據給定的一個(gè)或多個(gè)電源實(shí)現多電源拓撲優(yōu)化設計？我們將藉此深入探討設計、IC接口技術(shù)、電壓閾值電平，以及哪類(lèi)穩壓器噪聲會(huì )影響電路。我們將分析一些基本邏輯電平，例如5 V、3.3 V、2.5 V和1.8 V晶體管-晶體管邏輯(TTL)、互補金屬氧化物半導體(CMOS)，及其各自的閾值要求。

本文還會(huì )提及正發(fā)射極耦合邏輯(PECL)、低壓PECL(LVPECL)和電流模式邏輯(CML)等先進(jìn)邏輯，但不會(huì )詳細介紹。這些都是超高速接口，對于它們來(lái)說(shuō)，低噪聲電平非常重要。設計人員需要知道如何避免信號擺幅引起的這些問(wèn)題。

在電源設計中，成本和性能要求并存，所以設計人員必須仔細考慮邏輯電平和對干凈電源的要求。在公差和噪聲方面，通過(guò)設計實(shí)現可靠性并提供適當裕量，也可以避免生產(chǎn)問(wèn)題。

設計人員需要了解與電源設計相關(guān)的權衡考量：哪些可實(shí)現？哪些可接受？如果設計達不到要求的性能，那么設計人員必須重新審視選項和成本，以滿(mǎn)足規格要求。例如，多軌器件（例如ADI公司的ADP5054）可以在保持成本高效的同時(shí)提供所需的性能優(yōu)勢。

典型設計示例

我們先來(lái)舉個(gè)設計示例。圖1顯示將12 V和3.3 V輸入電源作為主電源的電路板框圖。主電源必須降壓，以便針對PCB應用產(chǎn)生5 V、2.5 V、1.8 V，甚至3.3 V電壓。如果外部3.3 V電源能夠提供足夠的電源和低噪聲，那么可以直接使用3.3 V輸入電軌，無(wú)需額外調節，以免產(chǎn)生額外成本。如果不能，則可以使用12 V輸入電軌，通過(guò)降壓至PCB應用所需的3.3 V來(lái)滿(mǎn)足電源要求。

圖1.需要多軌電源解決方案的應用電路板概覽

邏輯接口概述

PCB一般使用多個(gè)電源。IC可能僅使用5 V電源；或者，它可能要求多個(gè)電源，輸入/輸入接口使用5 V和3.3 V，內部邏輯使用2.5 V，低功耗休眠方式使用1.8 V。低功耗模式可能始終開(kāi)啟，用于定時(shí)器功能、管理等邏輯，或用于中斷時(shí)啟用喚醒模式，或者用于IRQ引腳，以啟用IC功能并為其供電，也就是5 V、3.3 V和2.5 V電源。所有這些或其中部分邏輯接口通常都在IC內部。

圖2顯示了標準邏輯接口電平，包括各種TTL和CMOS閾值邏輯電平，以及它們可接受的輸入和輸出電壓邏輯定義。在本文中，我們將討論何時(shí)將輸入邏輯驅動(dòng)至低電平（用輸入電壓低(VIL)表示），何時(shí)驅動(dòng)至高電平（用輸入邏輯電平高(VIH)表示）。我們將重點(diǎn)分析VIH，即圖2中標記為“Avoid”的閾值不確定區域。

在所有情況下，必須考慮±10%的電源公差。圖3顯示了高速差分信號。本文將著(zhù)重探討圖2所示的標準邏輯電平。

開(kāi)關(guān)噪聲

未經(jīng)過(guò)充分濾波時(shí)，開(kāi)關(guān)穩壓器降壓或升壓電源設計可能產(chǎn)生幾十毫伏至幾百毫伏的開(kāi)關(guān)噪聲，尖峰可能達到400 mV至600 mV。所以，了解開(kāi)關(guān)噪聲是否會(huì )給使用的邏輯電平和接口造成問(wèn)題非常重要。

安全裕度

為確保提供合適的安全裕度，實(shí)現可靠的PSU，一條設計經(jīng)驗法則是采用最糟糕情況下的–10%公差。例如，對于5 V TTL，0.8 V的VIL變成0.72 V，對于1.8 V CMOS，0.63 V的VIL變成0.57 V，閾值電壓(VTH)也相應降低（5 V TTL VTH = 1.35 V，1.8 V CMOS VTH = 0.81 V）。開(kāi)關(guān)噪聲(VNS)可能為幾十毫伏到幾百毫伏。此外，邏輯電路本身也會(huì )產(chǎn)生信號噪聲(VN)，即干擾噪聲?？傇肼曤妷?VTN = VN + VNS)可能在100 mV至800 mV之間。將VTN添加至標稱(chēng)信號中，以生成總信號電壓(VTSIG)：實(shí)際的總信號(VTSIG = VSIG + VTN)會(huì )影響閾值電壓(VTH)，進(jìn)一步擴大了avoid區域。VTH區域內的信號電平是不確定的，在該區域內，邏輯電路可以任意隨機翻轉；例如，在最糟糕的情形下，會(huì )錯誤觸發(fā)邏輯1，而不是邏輯0。

多軌PSU注意事項和提示

通過(guò)了解接口輸入和IC內部邏輯的閾值電平，我們現在知道哪些電平會(huì )觸發(fā)正確的邏輯電平，哪些會(huì )（意外）觸發(fā)錯誤的邏輯電平。問(wèn)題在于：要滿(mǎn)足這些閾值，電源的噪聲性能需要達到什么水平？低壓差線(xiàn)性穩壓器噪聲很低，但在高壓降比下卻并不一定高效。開(kāi)關(guān)穩壓器可以有效降壓，但會(huì )產(chǎn)生一些噪聲。高效低噪的電源系統應包含這兩種電源的組合。本文著(zhù)重介紹各種組合，包括在開(kāi)關(guān)穩壓器后接LDO穩壓器的混合方法。

（在需要時(shí)）最大化效率和最小化噪聲的方法1, 2

從圖1所示的設計示例可以看出，為了充分提高5 V穩壓的效率并盡可能降低開(kāi)關(guān)噪聲，需要分接12 V電路并使用降壓穩壓器，例如ADI公司的ADP2386。從標準邏輯接口電平來(lái)看，5 V TTL VIL和5 V CMOS VIL分別是0.8 V和1.5 V，僅使用開(kāi)關(guān)穩壓器時(shí)，也具備適當的裕度。對于這些電軌，通過(guò)使用降壓拓撲可實(shí)現效率最大化，而開(kāi)關(guān)噪聲則低于采用5 V（TTL和CMOS）技術(shù)時(shí)的VIL。通過(guò)使用降壓穩壓器（例如圖4a所示的ADP2386配置），效率可以高達95%，如ADP2386的典型電路和效率曲線(xiàn)圖所示（見(jiàn)圖4b）。如果在此設計中使用噪聲較低的LDO穩壓器，從VIN到VOUT的7 V壓降會(huì )導致消耗大量?jì)炔抗β?，一般表現為產(chǎn)生熱量和損失效率。為了以少量額外成本實(shí)現可靠設計，在降壓穩壓器后接LDO穩壓器來(lái)產(chǎn)生5 V電壓也是一項額外優(yōu)勢。

2.5 V和1.8 V CMOS的VIL分別是0.7 V和0.63 V。遺憾的是，此邏輯電平的安全裕度尚不足以避免開(kāi)關(guān)噪聲。要解決此問(wèn)題，有兩種方案可選。第一種：如果圖1所示的外部3.3 V電源具備足夠功率且噪聲極低，則分接這個(gè)外部3.3 V電源，并使用線(xiàn)性穩壓器（LDO穩壓器），例如ADP125（圖5）或ADP1740來(lái)獲得2.5 V和1.8 V電源。注意，從3.3 V到1.8 V有1.5 V壓降。如果此壓降會(huì )導致問(wèn)題，則可以使用混合方法。第二種：如果外部3.3 V電源的噪聲不低，或不能提供足夠功率，則分接12 V電源，通過(guò)降壓穩壓器后接LDO穩壓器來(lái)產(chǎn)生3.3 V、2.5 V和1.8 V電源；混合方法如圖6所示。

加入LDO穩壓器會(huì )稍微增加成本和板面積以及少量散熱，但要實(shí)現安全裕度，有必要作出這些取舍。使用LDO穩壓器會(huì )小幅降低效率，但可以通過(guò)保持VIN至VOUT的少量壓降，使這種效率降幅達到最低：3.3 V至2.5 V，保持0.8 V，或3.3 V至1.8 V，保持1.5 V?？梢允褂脦IOC功能的穩壓器盡可能提高效率和瞬變性能。VIOC可以調節上游開(kāi)關(guān)穩壓器的輸出，從而在LDO穩壓器兩端保持合理的壓降。帶VIOC功能的穩壓器包括LT3045、LT3042和LT3070-1。

LT3070-1是ADI公司一款5 A、低噪聲、可編程輸出、85 mV低壓差線(xiàn)性穩壓器。如果必須使用LDO穩壓器，則存在散熱問(wèn)題，其中功耗= VDROP × I。例如，LT3070-1支持3 A，穩壓器兩端的功率降幅（或功耗）典型值為3 A × 85 mV = 255 mW。相比壓差為400 mV，輸出電流同樣為3 A，功耗為1.2 W的一些典型LDO穩壓器，LT3070-1的功耗僅為其五分之一。

或者，我們可以使用混合方法，以犧牲成本為代價(jià)來(lái)提高效率。圖6中效率和性能均得到優(yōu)化，其中先使用降壓穩壓器(ADP2386)將電壓降至允許的最低電壓，盡量提高效率，后接一個(gè)LDO穩壓器(ADP1740)。

圖6.使用ADP2386和ADP1740組合的混合拓撲

圖7.適合FPGA應用的ADP5054單芯片多軌電源解決方案

1 此練習提供一個(gè)通用設計示例，用于顯示一些拓撲和技術(shù)。但是，也不能忘記考慮其他因素，例如IMAX、成本、封裝、壓降等。

2 也提供低噪聲降壓和升壓穩壓器選項，例如Silent Switcher? 穩壓器，它具備極低的噪聲和低EMI。例如，從性能、封裝、尺寸和布局區域來(lái)看，LT8650S 和LTC3310S具有成本高效特性。

封裝、功率、成本、效率和性能取舍

量產(chǎn)PCB設計通常要求使用緊湊的多軌電源，以實(shí)現高功率、高效率、出色的性能和低噪聲。例如，ADP5054四通道降壓穩壓器為FPGA等應用提供高功率(17 A)單芯片多軌電源解決方案，如圖7所示。整個(gè)電源解決方案約41 mm × 20 mm大小。ADP5054本身的大小僅為7 mm × 7 mm，可以提供17 A總電流。要在緊湊空間內實(shí)現極高的功率電平，可以考慮使用ADI公司的μModule? 穩壓器，例如LTM4700，可以在15 mm × 22 mm的封裝大小內提供高達100 A電流。