雙運放電流源的基本操作

合適的設備概念應允許一定的設計自由度，以便適應各種任務(wù)概況的需求，而無(wú)需對處理和布局進(jìn)行重大改變。然而，關(guān)鍵性能指標仍然是所選器件概念的低面積比電阻，與其他列出的參數相結合。圖 1 列出了一些被認為必不可少的參數，還可以添加更多參數。

圖 1：必須與 SiC MOSFET 的性能指標（左）進(jìn)行平衡的所選參數（右）

重要的驗收標準之一是設備在其目標應用的操作條件下的可靠性。與現有硅器件世界的主要區別在于，SiC 元件在更高的內部電場(chǎng)下工作。相關(guān)機制需要仔細分析。它們的共同點(diǎn)是，器件的總電阻由漏極和源極接觸電阻的串聯(lián)定義，包括靠近接觸的高摻雜區域、溝道電阻、JFET 區域的電阻以及漂移區電阻（見(jiàn)圖 2）。請注意，在高壓硅 MOSFET 中，漂移區明顯主導著(zhù)總電阻；在 SiC 器件中，該部件可以設計為具有如上所述的顯著(zhù)更高的電導率。

圖 2：平面 DMOS SiC MOSFET 草圖（左）和垂直溝槽 TMOS SiC MOSFET 以及電阻相關(guān)貢獻的相應位置

關(guān)于關(guān)鍵 MOSFET 元件 SiC-SiO 2界面，必須考慮與硅相比的以下差異：

與 Si 相比，SiC 具有更高的單位面積原子表面密度，從而導致懸空 Si- 和 C- 鍵的密度更高；位于界面附近的柵氧化層中的缺陷可能出現在能隙中，并充當電子的陷阱[1]。

熱生長(cháng)氧化物的厚度很大程度上取決于晶面。

與 Si 器件相比（MV 而不是 kV），SiC 器件在阻斷模式下工作在更高的漏極感應電場(chǎng)下，這需要采取措施限制柵極氧化物中的電場(chǎng)，以維持阻斷階段氧化物的可靠性 [2 ]。另請參見(jiàn)圖 3：對于 TMOS，關(guān)鍵點(diǎn)是溝槽角，對于 DMOS，關(guān)鍵點(diǎn)是單元的中心。

由于勢壘高度較小，與 Si 器件相比，SiC MOS 結構在給定電場(chǎng)下表現出更高的 Fowler-Nordheim 電流注入。因此，界面 SiC 側的電場(chǎng)必須受到限制 [3,4]。

上述界面缺陷導致溝道遷移率非常低。因此，它們導致溝道對總導通電阻的貢獻很大。因此，SiC 相對于硅的漂移區電阻非常低的優(yōu)勢由于高溝道貢獻而被削弱?？朔@一困境的一種觀(guān)察到的方法是增加在導通狀態(tài)下施加在氧化物上的電場(chǎng)，或者用于導通的更高的柵極源極（V GS）偏置或者相對薄的柵極氧化物。所施加的電場(chǎng)超過(guò)了硅基 MOSFET 器件中通常使用的值（4 至 5 MV/cm，而硅中為 3 MV/cm）。導通狀態(tài)下氧化物中如此高的磁場(chǎng)可能會(huì )加速磨損，并限制篩選剩余的外在氧化物缺陷的能力[1]。

圖 3：左圖：平面 MOSFET（半電池）的典型結構，顯示了兩個(gè)關(guān)于氧化物場(chǎng)應力的敏感區域。右圖：溝槽 MOSFET（半電池）的典型結構，關(guān)鍵問(wèn)題是溝槽拐角處的氧化物場(chǎng)應力。

基于這些考慮，很明顯，SiC 平面 MOSFET 器件實(shí)際上對氧化物場(chǎng)應力有兩個(gè)敏感區域，如圖 3 左側部分所示。首先，討論的是電場(chǎng)區域中反向模式的應力其次，靠近漂移區和柵極氧化物之間的界面，其次是在導通狀態(tài)下受應力的柵極和源極之間的重疊。

導通狀態(tài)下的高電場(chǎng)被認為更危險，因為只要必須保證導通電阻性能，就沒(méi)有采取任何器件設計措施可以減少導通狀態(tài)期間的場(chǎng)應力。英飛凌的總體目標是結合低 R DSon由 SiC 提供的工作模式使該部件在眾所周知的安全氧化物場(chǎng)強條件下運行。因此，我們決定放棄 DMOS 技術(shù)，從一開(kāi)始就專(zhuān)注于基于溝槽的器件。遠離具有高缺陷密度的平面表面，轉向其他更有利的表面取向，可以在低氧化物場(chǎng)下實(shí)現低溝道電阻。這些邊界條件是轉移硅功率半導體領(lǐng)域建立的質(zhì)量保證方法的基線(xiàn)，以保證工業(yè)和汽車(chē)應用中預期的 FIT 率。

圖 4：CoolSiCMOSFET 單元結構示意圖

CoolSiCMOSFET 單元設計旨在限制導通狀態(tài)和截止狀態(tài)下柵極氧化物中的電場(chǎng)（見(jiàn)圖 4）。同時(shí)，提供了具有吸引力的 1200 V 級特定導通電阻，即使在批量生產(chǎn)中也可以以穩定且可重復的方式實(shí)現。低導通電阻確保驅動(dòng)電壓電平僅為V GS= 15 V 與足夠高的柵源閾值電壓（通常為 4.5 V）相結合，成為 SiC 晶體管領(lǐng)域的基準。該設計的特殊功能包括通過(guò)自對準工藝將通道定向為單一晶體取向。這確保了的溝道遷移率和窄的閾值電壓分布。另一個(gè)特點(diǎn)是深 p 溝槽在中心與實(shí)際 MOS 溝槽相交，以允許狹窄的 p+ 到 p+ 間距尺寸，從而有效屏蔽下部氧化物角。

靜態(tài)性能——象限操作

MOSFET 靜態(tài)輸出特性的關(guān)鍵參數是總電阻 R DS(ON)。CoolSiC? MOSFET 的典型導通電阻是在室溫下且 V GS = 15 V 時(shí)定義的（圖 5，左） 。閾值電壓 V GS_TH遵循器件的物理原理，并隨溫度下降，如右圖 5 所示。

圖 5：室溫和 175°C（左）下的 CoolSiC MOSFET 輸出特性（示例 45 mOhm 1200 V 型）以及 Ron 和 VGS_TH 對溫度的依賴(lài)性（右）

由于低溝道缺陷密度，導通電阻的正溫度系數（圖 5，右）使得這些器件注定用于并聯(lián)。這是與 DMOS 器件的另一個(gè)顯著(zhù)區別，由于溝道中的缺陷密度較高，DMOS 器件通常表現出較弱的電阻對溫度的依賴(lài)性。

圖 6：MOSFET 導通電阻隨溫度變化的主要行為、Si 和 SiC 之間的比較以及阻斷電壓的影響

DMOS 的這個(gè)“功能”乍一看很吸引人，但實(shí)際上卻很吸引人。然而，隨著(zhù)降低導通電阻的進(jìn)展，漂移區物理上合理的溫度依賴(lài)性將越來(lái)越主導總導通電阻。因此，SiC MOSFET 將變得更像硅。然而，應該指出的是，即使在成熟狀態(tài)下，由于摻雜密度較高，SiC MOSFET 的實(shí)際溫度系數在相同阻斷電壓下也會(huì )低于硅器件。此外，由于漂移區對總電阻的貢獻不斷增加，對于較高的阻斷電壓，導通電阻的溫度依賴(lài)性將更加明顯。圖 6 總結了定性行為。

靜態(tài)性能——第三象限運行

與 IGBT 相比，CoolSiC? 器件等立式 MOSFET 通過(guò)體二極管（實(shí)際上是續流二極管）提供反向模式傳導。然而，由于SiC的帶隙，該二極管的拐點(diǎn)電壓相對較高（約3V），因此連續工作會(huì )導致較高的導通損耗。因此，必須使用眾所周知的同步整流概念。該二極管僅在很短的死區時(shí)間內工作（見(jiàn)上文部分）。在此周期之后，通過(guò)施加正 V GS（如象限模式）再次打開(kāi)通道。

該操作方案在第三象限模式中提供非常低的傳導損耗，因為沒(méi)有拐點(diǎn)電壓達到與象限模式中相同的電阻。事實(shí)上，電阻甚至略低，因為現在反轉的電流方向的負前饋影響減少了 JFET 影響。圖 6 說(shuō)明了第三象限操作（不同柵極電壓的 IV 特性）。請注意，由于采用 pn 二極管結構，還可以實(shí)現一定的脈沖電流處理能力（高于正向模式）。

圖 7：45 mOhm CoolSiC? MOSFET 的體二極管 IV 行為

動(dòng)態(tài)性能

作為一種單極器件，SiC-MOSFET 的動(dòng)態(tài)性能很大程度上取決于其電容。與輸入電容 C iss相比，該器件被設計為具有較小的柵漏極反向電容 C rss。這有利于抑制寄生導通，從而可以防止在半橋配置中運行時(shí)使用復雜的柵極驅動(dòng)器電路。即使柵極電壓為 0 V，許多 CoolSiCMOSFET 產(chǎn)品也可以安全關(guān)斷，因為除了有利的電容比之外，閾值電壓也足夠高。圖 8（左）總結了器件總電容與溫度的關(guān)系。

圖 8：45 mOhm CoolSiC? MOSFET 的典型器件電容與漏極-源極電壓（左）和相關(guān)開(kāi)關(guān)能量（右）與漏極電流的函數關(guān)系（VGS = 15 / -5 V，RGext = 4.5 Ω， VDS = 800V，Tvj = 175°

圖 8（右）顯示了安裝在 4 引腳 TO-247 外殼中的單個(gè)器件的半橋的典型開(kāi)關(guān)損耗與漏極電流的函數關(guān)系。關(guān)斷能量 E off僅輕微依賴(lài)于負載電流，因為它主要由容量決定，而導通能量 E on隨電流線(xiàn)性增加，并主導總損耗 E tot。根據 2019 年中期的情況，應該強調的是，CoolSiC? MOSFET在商用 1200 V SiC MOSFET 中顯示出的 E on 。E開(kāi)和 E關(guān)實(shí)際上與溫度無(wú)關(guān)。值得注意的是，實(shí)際外殼設計對開(kāi)關(guān)損耗（主要是導通損耗）有重大影響。特別有效的是開(kāi)爾文接觸的使用，它實(shí)際上將負載路徑與控制路徑在電流方面分開(kāi)，因此有助于防止 di/dt 引起的柵極信號反饋環(huán)路增加動(dòng)態(tài)損耗。

一般來(lái)說(shuō)，必須僅在某些封裝中實(shí)現具有低電容和柵極電荷的快速開(kāi)關(guān) SiC 晶體管。主要標準包括由于高損耗功率密度而具有良好的熱性能（碳化硅當然會(huì )降低損耗，但其余損耗集中在非常小的區域）。另一個(gè)標準是低雜散電感，用于在沒(méi)有臨界電壓峰值的情況下管理高 di/dt 斜率。，特別是在具有更多并行芯片的多芯片封裝的情況下，基于帶狀線(xiàn)概念[5]的對稱(chēng)內部模塊設計是強制性的。目前提供此類(lèi)功能的模塊封裝包括英飛凌用于模塊的 EASY 平臺，或用于分立外殼的 TO247 系列（分別為 TO263-7）。

CoolSiCMOSFET 的柵極電荷曲線(xiàn)通常與硅功率器件的典型形狀不同；特別是，沒(méi)有明顯可見(jiàn)的米勒平臺，如圖 9 左所示。當 I D = 30 A、V DS = 800 V 且 R G = 3.3 kΩ、V GS(off) =-5 V 至 V GS(on) = 15 V 時(shí)，總柵極電荷 Q tot通常為 75 nC。

圖 9：45 mOhm 1200 V CoolSiC? MOSFET 的典型柵極電荷曲線(xiàn)（左）和通過(guò) Rg 控制開(kāi)關(guān)速度的能力（右）

在許多情況下，可能需要調整開(kāi)關(guān)速度 (dv/dt) 以應對振蕩等問(wèn)題。MOSFET 的優(yōu)點(diǎn)之一是通過(guò)柵極電阻器調整斜率的簡(jiǎn)單方法。結合正確的驅動(dòng)電路，甚至可以實(shí)現不同的開(kāi)啟和關(guān)閉。右側圖 9 顯示了 Infineon 45 mOhm 1200 V CoolSiC? MOSFET 的相應行為。

圖 10 描繪了 TO-247 4 引腳和 TO-247 3 引腳中的 45 mOhm 1200 V CoolSiC? MOSFET 在 V DS = 800 V 直流電壓下的短路波形，這與 IGBT 有很大不同。初，漏極電流快速增加并達到峰值電流水平。由于采用開(kāi)爾文源設計的快速導通，TO-247 4 引腳電流上升更快，并且在 SC 事件開(kāi)始時(shí)自發(fā)熱較少，峰值電流超過(guò) 300 A，而 TO-247 3腳峰值電流較小。主要原因是 di/dt 對所施加的 V GS引起的負反饋對于 3 針設備。由于開(kāi)爾文連接解決方??案消除了這種效應，從而實(shí)現更快的切換，因此在飽和效應發(fā)生之前，4 引腳器件的電流也可以上升到更高的值。

峰值電流后，漏極電流顯著(zhù)降低至約 150 A。這是由于隨著(zhù)溫度升高和自加熱，載流子遷移率和 JFET 效應降低。測試波形顯示出清晰、穩健的行為，證明了封裝 TO-247 CoolSiC? MOSFET 和電源模塊的典型 3 ?s SC 能力（根據相關(guān)目標應用要求，目前為 2 ?s）。英飛凌的 CoolSiC? MOSFET 是數據表中首款具有保證短路功能的器件。

圖 10：典型短路與 25°C 下持續時(shí)間的關(guān)系（左）；1200 V 設備的雪崩行為，60 V 時(shí)關(guān)閉 3.8 5 mH 的未鉗位感性負載（右）

新的 650 V 級器件在數據表中附有雪崩額定值，以滿(mǎn)足目標應用電源的要求?？傮w而言，CoolSiC? MOSFET 技術(shù)在雪崩下表現出高耐用性；圖 10 右側描述了 1200 V 組件的典型行為

FIT 率和柵極氧化物可靠性

除了性能之外，可靠性和耐用性也是 SiC MOSFET 討論多的話(huà)題。耐用性定義為設備承受某些異常應力事件的能力，例如短路性能或脈沖電流處理能力?？煽啃院w了設備在目標應用壽命期間標稱(chēng)工作條件下的穩定性。與可靠性相關(guān)的影響包括某些電氣參數的漂移或災難性故障。對于硬故障，量化通常以 FIT 率的形式進(jìn)行，它實(shí)際上說(shuō)明了在特定時(shí)期內允許有多少特定類(lèi)型的設備發(fā)生故障。如今，高功率硅器件的 FIT 率主要受宇宙射線(xiàn)效應影響。

對于 SiC，由于前面討論的氧化物場(chǎng)應力，需要考慮柵極氧化物可靠性的額外影響。因此，如圖 11 所示，總 FIT 率是宇宙射線(xiàn) FIT 率和氧化物 FIT 率之和。對于宇宙射線(xiàn)穩定性，可以應用類(lèi)似的方法，例如硅領(lǐng)域的典型方法。這里，FIT率是針對某種類(lèi)型的技術(shù)通過(guò)實(shí)驗獲得的，并根據結果結合應用目標，可以實(shí)現滿(mǎn)足FIT率的設計，通常通過(guò)優(yōu)化漂移區的電場(chǎng)分布來(lái)實(shí)現。對于氧化物 FIT 率，需要采用篩選過(guò)程來(lái)降低 FIT 率，因為與硅相比，SiC 中的缺陷密度仍然相當高（就英飛凌的 Si 功率器件而言，

圖 11：SiC MOSFET 情況下的 FIT 率構成

例如，SiC MOS 器件的柵極氧化物可靠性面臨的挑戰是，在工業(yè)應用的給定操作條件下（如目前的 IGBT），保證失效率小于 1 FIT。由于SiC和Si上的SiO 2的內在質(zhì)量和性能幾乎相同，因此相同面積和氧化物厚度的Si MOSFET和SiC MOSFET可以在相同時(shí)間內承受大致相同的氧化物場(chǎng)（相同的固有壽命）。當然，這僅在器件不包含與缺陷相關(guān)的雜質(zhì)（即外在缺陷）的情況下才有效。與 Si MOSFET 相比，SiC MOSFET 柵極氧化物中的外在缺陷密度要高得多。

與沒(méi)有缺陷的設備相比，具有外在缺陷的設備更容易損壞。無(wú)缺陷的設備會(huì )在很晚之后由于內在磨損而失效。通常，如果本體氧化物厚度足夠，則在正常應用條件下，固有故障時(shí)間要少得多。因此，典型芯片壽命內的氧化物 FIT 率完全由外在缺陷決定。

保證碳化硅MOSFET柵極氧化物足夠可靠性的挑戰是減少受外在缺陷影響的器件數量，從工藝結束時(shí)初的高數量（例如1%）減少到產(chǎn)品交付時(shí)可接受的低數量。運送給客戶(hù)（例如 10 ppm）。實(shí)現這一目標的一種行之有效的方法是應用電氣屏蔽 [2]。

在電氣篩選過(guò)程中，每個(gè)器件都會(huì )受到柵極應力模式的影響。選擇應力模式來(lái)破壞具有嚴重外在缺陷的器件，而沒(méi)有外在缺陷或僅具有非關(guān)鍵缺陷的器件則能夠幸存。未通過(guò)篩選測試的設備將從分配中刪除。這樣，潛在的可靠性風(fēng)險就轉化為良率損失。

為了能夠在足夠高的應力水平下對器件進(jìn)行應力測試，體柵氧化物需要具有指定的厚度。如果柵極氧化物厚度太低，器件要么在篩選過(guò)程中因磨損而本質(zhì)上失效，要么在篩選后顯示出降低的閾值電壓和溝道遷移率。因此，所需的標稱(chēng)氧化物厚度遠高于實(shí)現有效柵極氧化物篩選的固有壽命目標通常所需的厚度。不幸的是，較厚的柵極氧化物會(huì )增加閾值電壓，并降低給定V GS(on)下的溝道電導。柵氧化層 FIT 率和器件性能之間的權衡如圖 12 所示，并且也在 [6] 中進(jìn)行了討論。

圖 12：柵極氧化物厚度和柵極電壓對故障概率和通態(tài)特性的影響（650V 器件的 Rdson 數據）

英飛凌投入了大量的時(shí)間和材料樣品來(lái)開(kāi)發(fā)有關(guān) SiC MOSFET MOS 可靠性的完整圖片。例如，我們使用不同正負柵極應力偏置下的三個(gè)單獨應力運行，在 150°C 下測試了電屏蔽 SiC MOSFET 的通態(tài)可靠性 100 天。每個(gè)樣品組由 1000 件組成。圖 13 顯示了不同柵極氧化物工藝條件的結果，概述了終發(fā)布工藝的技術(shù)改進(jìn)。使用初始處理條件，在推薦柵極偏壓 30V 的兩倍下，1000 個(gè)器件中不到 10 個(gè)器件出現故障。所實(shí)施的技術(shù)進(jìn)步將這一數字減少到 30 V 時(shí)只有 1 次故障，25 V 和 -15 V 時(shí)零次故障。剩下的 1 次故障仍然是外部故障，

當然，除了通態(tài)氧化物可靠性之外，評估斷態(tài)氧化物應力也很重要，因為 SiC 功率器件中的電場(chǎng)條件更接近 SiO 2的極限優(yōu)于硅功率 MOS 元件。關(guān)鍵策略是通過(guò)正確設計深 p 區來(lái)有效屏蔽敏感氧化物區域。屏蔽效率又是導通電阻和可靠性之間的權衡。對于溝槽MOSFET，深p區在MOSFET溝道區下方形成類(lèi)似JFET的結構，可以有效促進(jìn)屏蔽[7]。該 JFET 為導通電阻添加了一個(gè)附加組件，該組件主要取決于埋入式 p 區之間的距離和摻雜。這種屏蔽結構設計特征對于避免關(guān)斷狀態(tài)下柵極氧化物退化或柵極氧化物擊穿至關(guān)重要。

為了驗證 CoolSiC? MOSFET 的斷態(tài)可靠性，我們在 150°C、V GS = -5 V 和 V DS = 1000 V 的條件下對 5000 多個(gè) 1200 V SiC MOSFET 進(jìn)行了為期 100 天的壓力測試。這些條件對應于工業(yè)應用任務(wù)概況的關(guān)鍵點(diǎn)。由于所施加的漏極電壓相對于器件的擊穿電壓的限制，進(jìn)一步加速是非常困難的。在更高的漏極電壓下運行測試將會(huì )導致結果錯誤，因為其他故障機制（例如宇宙射線(xiàn)引起的故障）將變得更有可能。結果是，在這次斷態(tài)可靠性測試中，沒(méi)有一個(gè)受測設備出現故障。由于 650 V 設備遵循與 1200 V 設備相同的設計標準，因此預計具有相同的可靠性。