一種應用于折疊/插值型ADC的高速寬帶采樣保持電路

近20 年來(lái)，隨著(zhù)數字通信的快速發(fā)展，處于信號鏈路中的模數轉換器（ADC）的作用就越來(lái)越重要。其中超高速寬帶ADC 可廣泛應用于衛星、雷達、電子戰、數字示波器、通信等接收機領(lǐng)域^[1,2]。傳統高速8位ADC 一般采用全并行結構，盡管該結構轉換速度快，但電路規模隨分辨率n 呈2n 指數增長(cháng)^[3,4]，且功耗大。折疊/ 插值型結構ADC 利用折疊與插值轉換關(guān)系，可大大減少并行比較器數量，同時(shí)轉換速率與全并行結構相當。但是，即使采用雙極工藝，折疊結構電路依然受器件失配影響很大，幸運的是可以采用前端數字校準算法來(lái)降低器件失配對電路性能的影響。

折疊/ 插值型ADC 的器件失配可以用前端數字校準算法進(jìn)行修正，但要校準動(dòng)態(tài)的時(shí)鐘抖動(dòng)誤差則需付出極大代價(jià)。因此，折疊/ 插值型ADC 的前端一般采用高速寬帶采樣保持電路（S/H），可以有效降低采樣時(shí)鐘抖動(dòng)影響。本文提出的一種基于0.18 μm BiCMOS工藝設計的開(kāi)環(huán)采樣保持電路，采用簡(jiǎn)易的數字校準算法即可大大降低電路的增益誤差與失調誤差。電路仿真與實(shí)際測試表明，通過(guò)數字校準采樣保持電路增益與失調誤差后，ADC 的動(dòng)態(tài)性能可提升10 dB 以上。

1   采樣保持電路設計

采樣保持電路的采樣率達到2GSPS，所以S/H 電路采用開(kāi)環(huán)結構。如圖1 所示，S/H 電路系統由采樣保持級（SH）電路和放大與驅動(dòng)級（AMP）電路組成。

在SH 級，電路采用偽差分結構，然后在A(yíng)MP 級中轉換成差分信號來(lái)提高抗干擾能力。模擬輸入信號Vin 被采集并保持，由于SH 級電路采用開(kāi)環(huán)結構以及電路帶寬影響，SH 級電路的放大倍數小于“1”。AMP級電路對SH 級輸出的保持信號進(jìn)行放大，使S/H 電路系統的信號放大倍數剛好為“1”。此外，AMP 級電路不僅具有強大的驅動(dòng)后級較大規模折疊電路的能力，還起到消除后級電路對采樣保持轉換時(shí)帶來(lái)的饋通效應，提升S/H 電路采樣轉換時(shí)的線(xiàn)性度。

2   SH級電路設計

為了消除SH 級電路輸入對管電流隨輸入信號變化帶來(lái)的影響，本設計中輸入管采用PMOS管代替雙極管。SH 級電路如圖2 所示。由于電路的采樣率高達2GSPS,所以采用開(kāi)環(huán)結構，盡可能提高電路轉換速度。在SH級輸出端加入一個(gè)幾十歐姆小電阻，用來(lái)調整采樣/ 保持轉換過(guò)程中建立信號的過(guò)沖效應，以便獲得最快轉換速度。SH 級電路的帶寬BW 如式（1）所示。

式（1）中，R_L是SH級電路輸出端電阻，C_L是SH級電路輸出端電容。為了保證模擬輸入頻率高達2.5 GHz時(shí)，電路的無(wú)雜散動(dòng)態(tài)范圍（SFDR）超過(guò)65 dB，則保持電容值必須小于0.8 pF。采用小保持電容值可以提升采樣保持電路帶寬，同時(shí)會(huì )降低采樣相時(shí)SH 級電路的線(xiàn)性度。但是，保持相時(shí)要提升電路線(xiàn)性度則需要加大采樣保持電容值。此外，增加保持電容值可以減小采樣轉換時(shí)對保持電壓的干擾。綜合考慮^[5]，采樣保持電容值選擇0.5 pF。

3   AMP級電路設計

放大驅動(dòng)級電路的作用是把SH 級輸出的偽差分信號變化真正的差分信號，并驅動(dòng)后級折疊轉換電路。AMP 級采用一個(gè)簡(jiǎn)單的開(kāi)環(huán)放大器，如圖3 所示。SH級電路的增益為a1；放大器單元由Q11，Q12，M6 andM8 組成，其增益為a2；用于調整增益的電阻R5 與R6之間比值（R5/R6）為a3；輸出管Q17 與Q18 的增益為a4。那么整個(gè)采樣保持電路的增益如式（2）表達：

在a1，a2，a4 隨工藝及環(huán)境偏差而變化的情況下，可以通過(guò)調節R5/R6 的比值，使采樣保持電路的增益剛好為1。在Q17 與Q18 的基極處加入數字控制電路control A 與control B(control A 與control B 相同)，分別調節流過(guò)電阻R5 與R7 的電流。數字控制電路如圖4 所表，采用8 位倒R-2R 網(wǎng)絡(luò )D/A 結構。采樣保持電路輸出電壓由R5? Iout (R7 = R5) 進(jìn)行調節失調電壓。當采樣保持電路的增益小于“1”時(shí)，同時(shí)調節controlA 與control B，并使流過(guò)電阻R5 與R7 的電流減小，直到整個(gè)ADC 系統剛好達到滿(mǎn)度為止，此調節動(dòng)作都是在系統自校正過(guò)程中完成；反之亦然。

在圖4 中，最大權重數字碼D1 控制開(kāi)關(guān)S1。如果D1 為“1”，S1 右開(kāi)關(guān)導通；如果D1 為“0”，S1 左開(kāi)關(guān)導通。同樣地，D2 控制S2，D3 控制S3……D8 控制S8。通過(guò)DAC網(wǎng)絡(luò )控制流過(guò)R5的電流表達式如式（3）所示：

4   版圖設計與電路測試

設計的采樣保持電路的版圖如圖5 所示。

圖5 S/H電路版圖

在模擬信號輸入頻率992 MHz、輸入幅度500 mVpp，采樣率2GSPS 條件下對版圖進(jìn)行后仿真，后仿結果如圖6 所示，SFDR 為65 dB，滿(mǎn)足ADC 設計要求。

圖6 S/H電路版圖后仿結果

基于0.18 μm BiCMOS 工藝設計的高速寬帶采樣保持電路應用于8 位高速ADC 中，ADC 版圖面積5.256 mm×5.168 mm，如圖7 所示。

圖7 8位ADC照片圖

8 位高速ADC 的模擬輸入帶寬超過(guò)2 GHz， 在2GSPS 采樣率、50 MHz 模擬輸入頻率下，如采樣保持電路不采用數字校準，則ADC 的有效位只有6 位；如采用數字校準，ADC 的有效位可提升到7.4 位。在2GSPS 采樣率、484MHz 模擬輸入頻率下，啟動(dòng)數字校準，ADC 實(shí)測微分非線(xiàn)性DNL ≤ ±0.3LSB、積分非線(xiàn)性INL ≤ ±0.3LSB，如圖8 所示。ADC 的SFDR 達到52 dB，如圖9 所；有效位為7.32 位。

圖9 Fin=484MHz, Fs=2GSPS下ADC的SFDR

5   結論

本文提出的基于0.18 μm BiCMOS 工藝設計的高速寬帶采樣保持電路，成功應用于8 位高速折疊/ 插值ADC 中，大大提升了ADC 的動(dòng)態(tài)性能與輸入帶寬。該采樣保持電路用開(kāi)環(huán)結構，工作轉換速率超過(guò)2GSPS，利用增益與失調數字校準算法提升電路的靜態(tài)和動(dòng)態(tài)性能。ADC 電路測試結果優(yōu)異，表明設計的高速寬帶采樣保持電路滿(mǎn)足要求。

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（本文來(lái)源于《電子產(chǎn)品世界》雜志2022年5月期）