賽靈思 Vitis 統一軟件平臺

2019 年 10 月, Vitis 統一軟件平臺正式發(fā)布,這款軟件平臺構建在基于堆棧的架構之上,可以無(wú)縫插入到開(kāi)源的標準開(kāi)發(fā)系統與構建環(huán)境。最重要的是,Vitis 包含一套豐富的標準庫,使軟件開(kāi)發(fā)人員無(wú)需深入掌握硬件專(zhuān)業(yè)知識,即可根據軟件或算法代碼自動(dòng)適配和使用賽靈思硬件架構。

Vitis 統一軟件平臺

● 全面的內核開(kāi)發(fā)套件,可無(wú)縫構建加速應用;

● 完整的硬件加速開(kāi)源庫,針對賽靈思硬件平臺進(jìn)

行優(yōu)化;

● 插入特定領(lǐng)域的開(kāi)發(fā)環(huán)境,可直接在熟悉的更高

層次框架中進(jìn)行開(kāi)發(fā);

● 不斷擴展的硬件加速合作伙伴庫和預建應用生態(tài)

系統。

Vitis AI 開(kāi)發(fā)環(huán)境

一個(gè)專(zhuān)門(mén)的開(kāi)發(fā)環(huán)境,用于在賽靈思嵌入式平臺、 Alveo 加速器卡或云端 FPGA 實(shí)例上加速 AI推斷。 Vitis AI 不僅支持業(yè)界領(lǐng)先的深度學(xué)習框架,如 Tensorflow 和 Caffee ,而且還提供全面的 API來(lái)修剪、量化、優(yōu)化和編譯訓練過(guò)的網(wǎng)絡(luò ),可為開(kāi)發(fā)者部署的應用實(shí)現最高的 AI 推斷性能。

Vitis 加速庫

性能優(yōu)化的開(kāi)源庫,提供開(kāi)箱即用的加速,對于采用 C 、 C++ 或 Python 編寫(xiě)的現有應用而言,代碼修改極少,甚至不需要修改代碼。按原樣利用特定領(lǐng)域的加速庫,通過(guò)修改適應需求,或者在開(kāi)發(fā)者自定義加速器中用作算法構建塊。

Vitis 核心開(kāi)發(fā)套件

完整的圖形開(kāi)發(fā)工具和命令行開(kāi)發(fā)工具,其中包括 Vitis 編譯器、分析器和調試器,用于構建、分析性能瓶頸問(wèn)題,調試加速算法,使用 C、C++ 或 OpenCL 進(jìn)行開(kāi)發(fā)。在開(kāi)發(fā)者的 IDE中使用這些特性,或者使用獨立的 Vitis IDE。

賽靈思運行時(shí)( XRT )

賽靈思運行時(shí)( XRT )可促進(jìn)應用代碼(運行在嵌入式 ARM 或 x86 主機上)與加速器(部署在基于 PCIe 的賽靈思加速卡、基于 MPSoC的嵌入式平臺或 ACAP 的可重構部分上)之間的通信。它包括用戶(hù)空間庫和 API、內核驅動(dòng)、電路板實(shí)用程序和固件。

Vitis 目標平臺

Vitis 目標平臺為賽靈思平臺定義了基本軟硬件架構及應用環(huán)境,包括外部存儲接口、自定義輸入輸出接口和軟件運行時(shí)。對于本地或云的賽靈思加速卡, Vitis 目標平臺可自動(dòng)配置PCIe 接口,這些接口可連接和管理 FPGA 加速器和 x86 應用代碼之間的通信 —— 無(wú)需實(shí)現任何連接細節!對于賽靈思嵌入式器件, Vitis 目標平臺還包括用于平臺上處理器的操作系統、平臺外設的引導加載程序和驅動(dòng)程序,以及根文件系統。開(kāi)發(fā)者可以為賽靈思評估板使用預定義 Vitis 目標平臺,也可在Vivado 設計套件中定義自己的 Vitis 目標平臺。