如何避免“高壓脈沖”

設計電路時(shí)，很多工程師不會(huì )忘記添加各種各樣的保護電路，尤其在特別脆弱的I/O口?；蛟S你以前沒(méi)有關(guān)注到“高壓脈沖”，今天這里給大家支招：如何避免電路設計這些坑。

在產(chǎn)品設計過(guò)程中，我們往往更關(guān)注產(chǎn)品的外觀(guān)、功能、性能，而對一些細節沒(méi)有給予足夠的重視。很多時(shí)候，給產(chǎn)品造成重大問(wèn)題的正是這些看似不起眼的細節問(wèn)題。

就如我們在設計P800isp的電源電路時(shí)，重點(diǎn)關(guān)注了電壓幅值、紋波、負載調整率等硬性指標，而上電瞬間的情況被我們忽視了。當我們用P800isp對客戶(hù)提供的目標板上的芯片進(jìn)行編程調試時(shí)，發(fā)現一個(gè)奇怪的現象：

當編程器上電穩定后再接上目標板時(shí)，就可以對目標芯片進(jìn)行擦除、編程、校驗;

當接上目標板后再給編程器上電時(shí)，對目標芯片的任何操作都會(huì )失敗;

當接上目標板后再給編程器上電后，這個(gè)目標板后面不管是先上電再接線(xiàn)還是先接線(xiàn)再上電，都會(huì )編程失敗。

同事以身試險，用手去觸摸編程失敗的芯片，被燙得手指都起了泡。用萬(wàn)用表測量發(fā)現編程失敗的芯片電源腳和地已經(jīng)短路了。測量編程電源的電壓正常。因此我們根據經(jīng)驗推測很有可能是編程器上電時(shí)編程電源有異常高壓輸出將目標芯片擊穿。用示波器捕獲編程器上電瞬間編程電源Vout的波形證實(shí)了我們的猜想。

如圖1所示，編程器上電瞬間，編程電源Vout有高達20.4V、持續時(shí)間長(cháng)達150ms的脈沖輸出到目標芯片。供電電源才3.3V的目標芯片顯然無(wú)法承受這樣的高壓脈沖。

圖1 上電瞬間Vout的異常輸出

從圖2的Vout電源電路的示意圖看出Vout是由Vout_EN控制的，低電平使能Vout輸出。Vout_EN上拉到3.3V高電平，上電瞬間默認應該禁能Vout輸出的，怎么還會(huì )有這個(gè)高壓脈沖輸出呢?

圖2 Vout電源電路示意圖

從圖1可以發(fā)現，Vout輸出20.4V并持續近30ms后，Vout_EN才上拉到高電平禁能Vout輸出，此后Vout才逐漸降低到0V。為什么Vout_EN要比Vout滯后30ms才有效，而不是一上電就有效呢?

我們看下圖3，3.3V是由24V轉換成5V再轉換而成的，因而3.3V的產(chǎn)生需要一定時(shí)間，相應的Vout_EN也需要一定時(shí)間才能有效。正是由于這個(gè)時(shí)間差，Vout才可以輸出20.4V的高壓脈沖。

圖3 3.3V電源示意圖

要解決使能信號滯后的問(wèn)題，最好的解決方案就是用輸入電源Vin作為使能電平。當輸入電源上電時(shí)，就能直接禁能Vout的輸出。在Vout_EN和Vin使能電平之間加入電平轉換電路，使3.3V電平的Vout_EN可以在程序運行后正?？刂芕out的輸出。經(jīng)過(guò)改進(jìn)后，上電瞬間的高壓脈沖被完美的消除了。

圖4 改進(jìn)后的Vout電源電路

所以在產(chǎn)品的設計過(guò)程中，容不得半點(diǎn)疏忽，具有匠心精神，才能打造出精品。