基于MPC92433的高頻時(shí)鐘電路的設計

摘要：提出一種高頻時(shí)鐘電路的設計方案。利用一款先進(jìn)的可編程時(shí)鐘合成器MPC92433，基于FPGA的控制，實(shí)現4對LVDS信號輸出。系統經(jīng)過(guò)測試，輸出時(shí)鐘信號頻率達到1 GHz，可以廣泛應用到各種數字電路設計中。
關(guān)鍵詞：MPC92433；高頻時(shí)鐘；I2C；FPGA

時(shí)鐘信號是任何數字電路設計的基礎，而時(shí)鐘源是雷達、通信、測試儀器等電子系統實(shí)現高性能指標的關(guān)鍵，很多電子設備和系統功能的實(shí)現都直接依賴(lài)于高性能的時(shí)鐘源。文中選擇時(shí)鐘合成器MPC92433+FPGA的方式設計高頻時(shí)鐘源，實(shí)現了4路LVDS(Low Voltage Differen tial Sighals)電平信號輸出。
MPC92433是一款高性能時(shí)鐘合成源，它是3．3 V兼容、PLL針對性的時(shí)鐘合成器，輸出LVPECL電平標準差分信號的頻率范圍為42．50～1 468 MHz，最大時(shí)鐘抖動(dòng)為10 ps／1 GHz，同時(shí)具有芯片體積小、功耗低等優(yōu)點(diǎn)，因此可以很容易地實(shí)現高頻時(shí)鐘信號的合成。
FPGA選擇Xilinx公司的Spartan系列中的XC2S200E芯片，它可以提供最多15 552個(gè)邏輯單元，最多達到600 000個(gè)系列邏輯門(mén)，具有分布式的RAM和BLOCKRAM，最多可達514個(gè)I／O，支持19種標準，其中還包括LVDS、HSTL、PCI等功能，系統時(shí)鐘頻率達200 MHz，可以極大地滿(mǎn)足設計的要求。

1 MPC92433介紹
1．1 主要性能特點(diǎn)
兩路差分LVPECL兼容的高頻率輸出；輸出頻率通過(guò)2-wireI2C總線(xiàn)或并行接口編程；LVCMOS兼容的參考時(shí)鐘輸入；兩路LVCMOS兼容控制輸入；兩路輸出同步時(shí)鐘停止功能；完全集成PLL。
1．2 結構說(shuō)明
MPc92433邏輯結構如圖1所示。外部晶體作為芯片內部晶振的頻率基準，一個(gè)LMCOMS兼容的時(shí)鐘信號用來(lái)作為PLL參考信號。內部晶體振蕩器被分頻后與PLL相乘，VCO(航向控制振蕩器)內部PLL動(dòng)態(tài)范圍為1 360～2 850 MHz，其輸出通過(guò)I2C(Inter Integrated Circuit)或并口配置。晶體振蕩器頻率fXTAL、PLL預分頻器P、反饋分頻器M和PLL后分頻器N共同決定輸出頻率。PLL反饋通道是內部的，分頻器N通過(guò)I2C或并口配置可提供7種比例配置(2，4，6，8，12，16，32)，同時(shí)它具有擴展性，可提供50 Ω占空比。高頻輸出端QA和QB輸出差分信號，并且QB可以配置為運行在任何1x或1／2x的時(shí)鐘頻率或OA輸出。

芯片有串行和并行兩種配置接口。并行接口的目的是直接通過(guò)硬件配置PLL沒(méi)有分隔的引腳，但是它不支持對PLL的讀操作，而串行接口是一個(gè)I2C模式接口，允許進(jìn)行讀／寫(xiě)操作。在本設計中，采用串行接口模式，寄存器讀／寫(xiě)操作通過(guò)芯片的數據配置接口SDA和時(shí)鐘配置接口SCL實(shí)現，芯片工作在主從模式下。

2 串行IC接口模式
MPC92433的時(shí)序邏輯如圖2所示。

當對MPC92433加電后，其他并行接口管腳M[9：0]、NA[2：0]和P都是開(kāi)路狀態(tài)。當處于上升沿時(shí)，PLL開(kāi)始默認的配置，這種初始配置可以在任何時(shí)候通過(guò)串行接口被重新編程控制。

3 硬件電路設計
3．1 設計原理
FPGA通過(guò)E2PROM加載控制程序后，MPC92433根據寫(xiě)入的程序對相應管腳進(jìn)行邏輯配置，輸出所需要的時(shí)鐘信號。因為MPC92433輸出的是兩路差分LVPECL電平信號，通過(guò)扇出模塊差分出4對LVDS(Low Voltage DifferentialSignals)電平信號。電路原理框圖如圖3所示。

電路主要包括4部分：FPGA模塊、時(shí)鐘模塊、扇出模塊和總線(xiàn)模塊。FPGA模塊主要實(shí)現程序及相關(guān)參數加載功能；時(shí)鐘模塊通過(guò)對時(shí)鐘芯片的配置實(shí)現高頻時(shí)鐘的生成；扇出模塊實(shí)現差分信號由1路LVPECL電平信號扇出4路LVDS信號的功能；總線(xiàn)模塊實(shí)現對電路的讀寫(xiě)功能。
3．2 電路設計
要得到高頻時(shí)鐘信號，主要是實(shí)現FPGA對時(shí)鐘芯片的控制，即通過(guò)FPGA的I／O接口實(shí)現對MPC92433芯片的管腳邏輯定義。MPC92433芯片主要功能引腳、NA、NB等分別與FPGA連接，接口模式為模式。
FPGA加載成功后，控制MPC92433芯片輸出高頻時(shí)鐘信號，差分信號通過(guò)雙芯LEMO傳輸到扇出電路形成1：4的LVDS信號。輸出的LVDS信號到達接收端時(shí)，通常要求接收端具有很高的阻抗。在終端匹配大電阻可以使電流大部分流過(guò)電阻，當輸入信號翻轉時(shí)，改變經(jīng)過(guò)電阻的電流方向，可以實(shí)現邏輯“0”和“1”的狀態(tài)互換。為了提高抗噪聲效果，差分信號之間用75 Ω電阻串聯(lián)。

4 結束語(yǔ)
系統經(jīng)過(guò)測試，可以滿(mǎn)足輸出1 GHz的高頻時(shí)鐘信號，同時(shí)由于MPC92433是可程控的，因此可以在原有電路上進(jìn)行改進(jìn)，使得電路輸出更高頻率的時(shí)鐘信號。
電路中差分的電平信號是LVDS和LVPEL兩種，要滿(mǎn)足信號完整性和較強的抗干擾能力，除了要使負載和信號線(xiàn)的阻抗相匹配之外，在設計中還要盡量避免阻抗不匹配的環(huán)節出現，對于差分信號線(xiàn)還應該注意以下幾點(diǎn)：1)差分線(xiàn)離開(kāi)器件引腳后，要盡相互靠近，以確保耦合到信號線(xiàn)的噪聲為共模噪聲：2)信號線(xiàn)的長(cháng)度應該匹配，不然會(huì )引起信號扭曲和電磁干擾：3)不可以?xún)H僅依靠軟件的自動(dòng)布線(xiàn)功能，要根據實(shí)際情況仔細修改差分線(xiàn)的阻抗匹配和隔離；4)盡量減少過(guò)孔的使用，避免其他一些引起阻抗不連續的因素；5)信號線(xiàn)在不同的信號層時(shí)，要注意調整差分線(xiàn)的寬度和間距，避免因介質(zhì)改變引起的阻抗不連續。