芯片疊層型系統級封裝設計優(yōu)化方法

作者 / 陳靖 丁蕾 王立春 上海航天電子技術(shù)研究所(上海 201109)

摘要：芯片疊層封裝是一種三維封裝技術(shù)，不但可以提高封裝效率、產(chǎn)品集成度和器件運行速度，且可以將可編程邏輯門(mén)陣列器件與處理器、存儲芯片、數模轉換器件等一起封裝，實(shí)現器件的多功能化和系統化。以航天小型化計算機為例，分析了芯片疊層型系統封裝設計中存在的典型問(wèn)題。結合可編程邏輯門(mén)陣列器件的I/O可定義和疊層封裝結構特點(diǎn)，提出了一種基于氮化鋁襯底材料的BCB/Cu薄膜多層轉接板完成芯片間高密度互連和電磁屏蔽優(yōu)化新方法，并完成小型化計算機系統級封裝模塊研制。

*基金項目：“十二五”國防先進(jìn)制造項目(編號：51318070109)

陳靖(1984-)，男，碩士，研究方向：系統級封裝(SiP)技術(shù)和多芯片封裝技術(shù)。

0 引言

　　隨著(zhù)航天小型化計算機向小型化、高性能、高可靠等方向發(fā)展，迫切要求對系統進(jìn)行集成。一般來(lái)說(shuō)，在產(chǎn)品外形尺寸相同的前提下，使產(chǎn)品具備更強大的功能，可借助于芯片疊層封裝技術(shù)^[1-2]。但是在進(jìn)行封裝設計時(shí)，典型的芯片疊層結構(金字塔型或懸梁式)并不一定都可以實(shí)現。對于標準外形尺寸或空間有限的航天電子產(chǎn)品而言，往往會(huì )導致其實(shí)際封裝設計缺乏工藝可行性。文中以航天小型化計算機為對象，提出了一種基于高導熱氮化鋁(AlN)襯底材料的BCB/Cu薄膜多層轉接板完成芯片間高密度互連和電磁屏蔽優(yōu)化新方法，與目前TSV(Through Silicon Vias)硅轉接板相比，采用TCV(Through Ceramic Vias)技術(shù)制備轉接板，不僅能夠實(shí)現2.5D微系統高可靠集成，而且具有陶瓷介電常數高、絕緣性好、熱導率高，并且低成本、制造工藝簡(jiǎn)單等優(yōu)勢。

1 芯片疊層型系統級封裝互連主要問(wèn)題

　　國產(chǎn)小型化計算機SiP產(chǎn)品中主要有FPGA、 DSP、CPU、SRAM、FLASH、AD、DA等芯片，產(chǎn)品進(jìn)行封裝集成時(shí)，經(jīng)常面臨包括封裝內邏輯關(guān)系復雜、互連密度過(guò)高和引線(xiàn)鍵合能力限制等因素導致了疊層封裝難以實(shí)現或直接影響產(chǎn)品性能。

1.1 邏輯關(guān)系復雜

　　相比儲存類(lèi)產(chǎn)品，航天計算機產(chǎn)品的對外接口多、功能多樣，涉及多種類(lèi)型的芯片進(jìn)行封裝集成，使得電路設計更為復雜。在實(shí)際封裝設計時(shí)，需要根據芯片物理尺寸建立芯片疊層模型，這些芯片間的邏輯關(guān)系往往是比較復雜的。為了實(shí)現這些互連關(guān)系，一般需要將芯片的電極互連到基板上，然后在基板內進(jìn)行多層布線(xiàn)，完成電氣連接。而理想的封裝設計目標是芯片與芯片之間進(jìn)行直接互連(Die To Die)，這樣才能更大限度地減少信號傳輸的延遲和減少各種寄生參數^[3~4]。而往往這種目標并不容易實(shí)現，芯片間直接互連會(huì )受到芯片的電極分布位置和功能定義的限制。

1.2 互連密度過(guò)高

　　所用到的集成電路芯片規模和集成度成倍提高。例如，早期的FPGA規模只有幾千門(mén)，近幾年多家單位推出500萬(wàn)門(mén)以上FPGA，芯片電極(I/O)的間距隨特征尺寸縮小而微縮。從集成電路250 nm節點(diǎn)的72 μm電極間距縮小至45 nm節點(diǎn)的48 μm電極間距，這些均對封裝互連工藝和可靠性帶來(lái)挑戰。當FPGA與CPU或DSP芯片等超大規模集成電路進(jìn)行疊層時(shí)，上下層的芯片均為細間距的電極分布，導致芯片在同方向上的引線(xiàn)鍵合密度過(guò)高。目前，細間距引線(xiàn)鍵合技術(shù)和金絲材料制造工藝日益成熟，使得封裝內多層引線(xiàn)布線(xiàn)能力和互連密度大幅提高。但是過(guò)高的互連密度，易出現引線(xiàn)短路(特別在隨機振動(dòng)條件下)，降低產(chǎn)品的可靠性。

1.3 引線(xiàn)鍵合能力限制

　　傳統的引線(xiàn)鍵合技術(shù)在小型化、三維封裝發(fā)展趨勢的推動(dòng)下，出現了低弧度鍵合、疊層鍵合、引線(xiàn)上芯片鍵合、外懸芯片鍵合、雙面鍵合等新技術(shù)^[5-6]。但是，這些鍵合技術(shù)共同的難點(diǎn)是無(wú)法進(jìn)行長(cháng)距離的鍵合，即受到跨距的限制。在疊層方案設計中，往往出現底層芯片相對于上層芯片(如FLASH芯片)的外形尺寸差異過(guò)大，致使從上層芯片的電極鍵合到基板或下層芯片焊盤(pán)上的引線(xiàn)過(guò)長(cháng)。引線(xiàn)跨距增大不僅會(huì )使引線(xiàn)拉力強度降低，還可能會(huì )產(chǎn)生引線(xiàn)擺動(dòng)(Wire Sway)、塌陷(Wire Sagging)等缺陷。

1.4 三維混合芯片近場(chǎng)耦合

　　航天小型化計算機屬于數?；旌闲盘栂到y，數字電路快速開(kāi)關(guān)引起的瞬態(tài)開(kāi)關(guān)噪聲可通過(guò)封裝基板或互連引線(xiàn)影響敏感電路正常工作，同時(shí)噪聲源芯片和敏感芯片之間由于三維堆疊而造成近場(chǎng)空間耦合^[7~8]。對于混合信號系統，特別是高靈敏度產(chǎn)品的系統集成，噪聲源和敏感源距離比2D封裝更近，封裝體內部的近場(chǎng)耦合會(huì )嚴重影響信道的傳輸質(zhì)量，引起高速集成電路信號失真、工作失效。除了混合系統封裝，高速數字電路系統的速率越來(lái)越高，疊層芯片間的空間電磁耦合對數字路徑高頻分量影響也會(huì )越來(lái)越大，例如高速AD/DA芯片與FPGA芯片的疊層。

2 芯片疊層型系統級封裝互連優(yōu)化

　　為解決芯片疊層中封裝設計與實(shí)施難點(diǎn)，可從以下三方面進(jìn)行封裝互連方案的優(yōu)化，典型的帶多層轉接板的芯片疊層優(yōu)化結構如圖1所示。

　　1) 原理圖-封裝互連協(xié)同設計。利用FPGA芯片可編程I/O特點(diǎn)，優(yōu)先考慮FPGA與其它功能芯片的互連位置(就近互連原則)，封裝設計完成后在原理圖中進(jìn)行逆向設計(反標);

　　2) 采用苯并環(huán)丁烯(BCB)作為轉接板高性能的高頻介質(zhì)材料具有更好的平坦化能力、更低的吸水率、更小的介電常數和介質(zhì)損耗。轉接板頂層導體形成RDL(Redistribution Layer)再分布層，完成轉接板之上的芯片與其他芯片或基板互連，減小了芯片引線(xiàn)長(cháng)度，降低了信號鏈路的寄生電感;

　　3) 采用TCV陶瓷穿孔技術(shù)，將轉接板中間層與底層導體互連，形成特殊電磁場(chǎng)帶(Electromagnetic Band Gap, EBG)以及接地屏蔽結構，形成敏感芯片的電磁保護。

　　優(yōu)化后芯片疊層間的互連方案如圖2(a)所示，由于FPGA的可編輯I/O未作具體定義，圖中封裝內的互連網(wǎng)絡(luò )復雜程度大大降低。這種情況下，芯片與芯片之間的直接互連成為可能;轉接板上使用BCB/Cu薄膜多層互連工藝。通過(guò)RDL層，不但可實(shí)現焊盤(pán)位置的再分布，大幅降低了封裝內的引線(xiàn)互連密度和互連復雜程度，解決了引線(xiàn)互連跨距的限制，并可對敏感芯片形成電磁保護，從而提高封裝效率和集成度。最終實(shí)現的疊層封裝三維效果如圖2(b)所示。

3 芯片疊層結構應力評估

　　在芯片疊層封裝設計中，芯片與轉接板之間膨脹系數(CTE)存在差異，熱一應力會(huì )造成芯片表面鈍化層損傷，直接影響疊層結構的可靠性。同時(shí)，選擇較高導熱的材料會(huì )有助于疊層結構的導熱性能。表1為220 ℃環(huán)境下得到典型芯片疊層的等效熱應力和等效熱形變仿真和測試結果。

　　分析可知，隨著(zhù)轉接板與芯片的膨脹系數差異增大，芯片層間的等效應力和等效形變隨之增加。采用Akrometrix公司TherMoire設備的Shadow Morie法測量轉接板變形情況，使用AlN材料作為轉接板的等效熱形變最大值為39 μm，等效熱應力最大值為91.6 MPa，材料熱性能與Si類(lèi)似。選擇接近Si材料性能的AlN襯底可以滿(mǎn)足芯片疊層結構的熱可靠性。

　　根據芯片疊層系統級封裝設計優(yōu)化方法，研制的一款航天小型化計算機實(shí)物如下圖4。該模塊包括了CPU、DSP、FPGA、 SRAM×4、FLASH、AD和DA等多芯片器件，用于實(shí)現計算與控制一體化集成。最終的模塊尺寸僅為40 mm×40 mm×9 mm，并通過(guò)GJB2438 H級的篩選考核要求。

4 結論

　　本文結合FPGA芯片可編程I/O的功能和疊層封裝結構的特點(diǎn)，提出了一種基于高導熱氮化鋁(AlN)襯底材料的BCB/Cu薄膜多層轉接板完成芯片間高密度互連和電磁屏蔽優(yōu)化新方法，并成功應用于某款航天小型化計算機研制中。該優(yōu)化方法有效解決芯片疊層封裝中引線(xiàn)互連密度過(guò)大、長(cháng)距離引線(xiàn)鍵合、電極分布不規則、數模芯片的電磁屏蔽等問(wèn)題，有效地提高了芯片疊層封裝的可靠性。同時(shí)，該方法解決了目前系統級封裝(SiP)中芯片往往并非根據封裝而定制的不匹配問(wèn)題，該方法不僅適用于FPGA芯片的疊層封裝，對于其它超大規模集成電路芯片如ASIC、SoC等同樣有參考意義。

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　　本文來(lái)源于《電子產(chǎn)品世界》2018年第4期第38頁(yè)，歡迎您寫(xiě)論文時(shí)引用，并注明出處。