解讀FPGA芯片SOPC發(fā)射端電路設計

　　本文設計基于FPGA 芯片EP3C16Q240C8N 的片上可編程系統，該系統可用于實(shí)現IFFT運算和接口模塊，利用可嵌入到此FPGA 芯片的NiosII 軟核處理器來(lái)實(shí)現數據傳輸和控制。功能電路中的ADI 的數字上變頻芯片AD9957 和可控增益芯片AD8369 用于實(shí)現DAB 基帶信號的上變頻和信號放大。這套DAB 發(fā)射機電路板尺寸為100cm*160cm，經(jīng)過(guò)測試，能很好的完成發(fā)射，具有較高的可靠性。

　　DAB 發(fā)射機是數字音頻廣播重要組成部分。DAB 技術(shù)是歐洲尤里卡項目之一，目前已經(jīng)非常成熟.DAB 采用先進(jìn)的數字技術(shù)，正交分頻復用技術(shù)（OFDM），能以極低的數據傳輸率及失真下傳送CD 質(zhì)量之立體聲節目，可解決傳統模擬廣播接收不良及干擾問(wèn)題.DAB 發(fā)射系統包括信源編碼。信道編碼。 時(shí)間交織。頻率交織.OFDM 調制和射頻部分。射頻部分包括上變頻和增益放大，用來(lái)把基帶信號搬移到發(fā)射頻率上并將其放大。

　　FPGA 技術(shù)不斷進(jìn)步，成本和功耗不斷下降的同時(shí)性能和容量在大幅上升，FPGA 也代替MCU 越來(lái)越多的嵌入到系統中去。為了便于系統集成，本文設計FPGA 系統嵌入到DAB 發(fā)射系統中，使得開(kāi)發(fā)變得方便靈活，同時(shí)也降低了成本。

　　FPGA 的SOPC 系統構成

　　該系統硬件框圖如圖1所示。系統中FPGA采用ALTERA 公司的CycloneIII 系列芯片EP3C16Q240C8N.FPGA 中的NiosII 軟核處理器完成數據的控制和指令傳送，還可以在FPGA 上實(shí)現OFDM 調制。配置芯片選用EPCS16，片外擴展存儲器為IS42S16100-7T.框圖中，功能電路是用來(lái)實(shí)現DAB 發(fā)射功能的，它包括數字上變頻（其中已經(jīng)包括A/D 和D/A 轉換）。信號放大.USB 傳輸等。

　　根據DAB 發(fā)射系統設計可以得出系統中各個(gè)單元所需的資源：邏輯單元。寄存器。引腳。內存。乘法器單元。鎖相環(huán)分別為8839.4719.104.202752bits.6和1.這款芯片為QPFP 封裝。

　　配置電路

　　FPGA 芯片按配置速度快慢依次為：

　　AcTIve parallel（AP）模式.Fast passiveparallel（FPP）模式.AcTIve serial（AS）模式.Passive serial（PS）模式。另外還有用于調試的Joint Test AcTIon Group（JTAG）模式。本文FPGA 同時(shí)配置AS 模式和JTAG 模式。根據cycloneIII 的數據手冊，配置方案由MSEL 引腳決定。當使用AS 和JTAG 兩種方式時(shí)，MSEL［3:0］為“010”。如圖2所示為ATERA 給出的AS 和JTAG 配置電路。AS

　　AS 模式是指FPGA 的EPCS 控制器發(fā)出讀取數據的信號，從而把串行FLASH（EPCS系列芯片）的數據讀入FPGA 中，實(shí)現對FPGA 的編程。配置數據通過(guò)FPGA 的DATA0引腳送入，數據被同步在DCLK 輸入上，1個(gè)時(shí)鐘周期傳送1位數據。 本文中選取的配置芯片EPCS16SI8，有16Mbits 的存儲空間，可以支持DCLK 時(shí)鐘工作在20MHz 和40MHz.JTAG 接口是一個(gè)業(yè)界標準接口，主要用于芯片測試等功能.ALTERA 的FPGA 基本上都可以支持JTAG 命令來(lái)配置FPGA 的方式，而且JTAG 配置方式比其他任何方式優(yōu)先級高.JTAG 模式是將配置數據存儲在SRAM，掉電后需重新下載。它與FPGA 的接口有4個(gè)必需的信號TDI，TDO，TMS 和TCK 以及1個(gè)可選信號TRST 構成。