CPLD單穩態(tài)電子電路設計詳解

　　隨著(zhù)電子技術(shù)特別是數字集成電路技術(shù)的迅猛發(fā)展，市面上出現了FPGA、CPLD等大規模數字集成電路，并且其工作速度和產(chǎn)品質(zhì)量不斷提高。利用大規模數字集成電路實(shí)現常規的單穩態(tài)集成電路所實(shí)現的功能，容易滿(mǎn)足寬度、精度和溫度穩定性方面的要求，而且實(shí)現起來(lái)容易得多。下面，筆者就如何在大規模數字集成電路中將輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號做一詳細介紹。

　　單穩態(tài)脈沖展寬電路

　　在眾多的CPLD器件中，LatTIce公司在GAL基礎上利用isp技術(shù)開(kāi)發(fā)出了一系列ispLSI在線(xiàn)可編程邏輯器件（以下簡(jiǎn)稱(chēng)isp 器件），其原理和特點(diǎn)在許多雜志上早有報道，而且國內已有相當多的電路設計人員非常熟悉。LatTIce公司的isp器件給筆者印象最深的是其工作的可靠性比較高。圖1即是一種將輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號的電路原理圖。

　　圖中，TR為輸入的窄脈沖雷達信號；CP為輸入的系統時(shí)鐘脈沖信號；Q即是單穩態(tài)脈沖展寬電路輸出的寬脈沖信號。圖中的單元電路符號D1既是展寬脈沖的前沿產(chǎn)生電路，又是展寬脈沖寬度形成電路；D2、D3是二進(jìn)制計數器，主要用作展寬脈沖的寬度控制電路。根據對脈沖寬度的不同要求，可以采用不同位數的二進(jìn)制或其它進(jìn)制的計數器 （這里，脈沖寬度的設計值是3.2μs，而CP脈沖的周期值是0.1μs）；D4是展寬脈沖后沿產(chǎn)生電路，當計數器D3的進(jìn)位輸出端NQ為＂高＂，且CP 脈沖的上升沿到達時(shí)，D4輸出端輸出一正向脈沖信號，經(jīng)D5送至D1的CD“清零”端，從而結束了一個(gè)窄脈沖信號的展寬過(guò)程，從D1的Q輸出端輸出一完整的展寬脈沖信號。同時(shí)，D5的輸出信號還送至D2、D3的CD“清零”端，將其“清零”后，等待下一個(gè)窄脈沖的到來(lái)。從圖1所示的電路原理圖中可以看到，通?？梢詫3的進(jìn)位輸出信號NQ直接送入D5輸入端，作為D1、D2、D3的“清零” 脈沖信號。

　　脈沖展寬電路的特點(diǎn)

　　從上面的電路原理圖和時(shí)序仿真波形圖可以看出，利用isp器件構成的脈沖展寬電路具有如下特點(diǎn)：

　?。?）對輸入脈沖信號的寬度適應能力較強。最窄可以到ns量級，因其僅與所采用的CPLD器件的工作速度有關(guān)。因此，特別適用于對窄脈沖雷達信號進(jìn)行展寬。（2）展寬脈沖的寬度可以根據需要任意設定，亦可改變電路（例如與單片機相結合）?使其做到現場(chǎng)實(shí)時(shí)自動(dòng)加載。（3）展寬脈沖的寬度穩定、準確。因無(wú)外接R、C定時(shí)元器件，其脈沖寬度僅與所采用的時(shí)鐘頻率和CPLD器件的性能有關(guān)。（4）展寬脈沖的前沿與輸入窄脈沖的前沿之間的延遲時(shí)間基本恒定，即這個(gè)延遲時(shí)間是信號從D1的時(shí)鐘輸入端到D1的輸出端Q的延遲時(shí)間。（5）電路調試簡(jiǎn)單。當需要調整展寬脈沖的寬度時(shí)，不需更換元器件，只要將重新設計、仿真通過(guò)后的JED熔絲圖文件，通過(guò)加載電纜適時(shí)加載到CPLD器件內即可。這在對電路進(jìn)行高、低溫等例行試驗時(shí)變得極為簡(jiǎn)單、方便和高效。

　　從圖1還可以看出，這種單穩態(tài)脈沖展寬電路產(chǎn)生的脈寬精度是小于“+”或“-”一個(gè)CP時(shí)鐘周期。若要提高展寬脈沖寬度的精度，可以采用圖 3所示的改進(jìn)型單穩態(tài)脈沖展寬電路，即在圖１電路的基礎上，將進(jìn)入isp器件的時(shí)鐘脈沖信號經(jīng)反相器反相后，作為另一個(gè)相同脈寬控制電路的計數器的時(shí)鐘脈沖。

　　這樣，如果輸入的窄脈沖在時(shí)鐘脈沖的前半周期內到達，則由D6、D7、D8組成的脈寬控制電路先開(kāi)始計數；如果輸入的窄脈沖在時(shí)鐘脈沖的后半周期內到達，則由D2、D3、D4組成的脈寬控制電路先開(kāi)始計數。由于上下兩個(gè)脈寬控制電路的時(shí)間計數值是相同的，故先計數則先結束，后計數則后結束。兩者之差為半個(gè)時(shí)鐘周期值。展寬脈沖信號的寬度，始于輸入窄脈沖的前沿，而止于兩個(gè)脈寬控制電路中最早結束定時(shí)計數的那個(gè)計數器的進(jìn)位脈沖所產(chǎn)生的“清零”脈沖信號。因此，不管輸入窄脈沖信號的前沿與時(shí)鐘脈沖的相對時(shí)間關(guān)系如何，其輸出展寬脈沖的寬度為脈寬控制電路的時(shí)間計數值與輸入窄脈沖的前沿加上時(shí)鐘脈沖的前沿或后沿之差。盡管脈寬控制計數電路的時(shí)鐘脈沖周期沒(méi)有改變，但由于輸入窄脈沖的前沿與控制計數電路時(shí)鐘脈沖上升沿的最大時(shí)差只有半個(gè)時(shí)鐘脈沖周期（注意：時(shí)鐘脈沖信號的占空比為1:1），故展寬脈沖信號的寬度誤差小于＂+＂或“-”半個(gè)時(shí)鐘脈沖周期。圖4是圖3所示電路的時(shí)序仿真波形圖。

　　在CPLD器件中，可以將輸入的窄脈沖展寬；當然，亦可以將輸入的寬脈沖變窄；或使其具有象54HC123單穩態(tài)觸發(fā)器那樣的延時(shí)和可重觸發(fā)功能。用CPLD器件可以實(shí)現常用單穩態(tài)電路的功能；用FPGA器件，同樣可以實(shí)現上述功能。采用何種器件何種方法，主要看電路設計的技術(shù)指標，設計者所具有的設計環(huán)境和周?chē)娐分兴褂闷骷念?lèi)型?？傊?，隨著(zhù)大規模集成電路產(chǎn)品性能的不斷提高、體積的不斷減小和成本的不斷降低，基于CPLD器件設計的單穩態(tài)電路的性能將大大提高，這種單穩態(tài)電路的應用亦將越來(lái)越廣泛。