基于A(yíng)RM和FPGA的嵌入式數控系統設計

　　摘要：提出了一種基于ARM和FPGA的嵌入式數控系統設計方案。詳細介紹了ARM系統的軟硬件設計，基于FPGA的硬件精插補實(shí)現方法以及數控系統的加減速控制策略。該系統將ARM運行速度快、計算精度高的優(yōu)點(diǎn)和FPGA內部邏輯的在線(xiàn)可重構性等特點(diǎn)相結合，提高了資源利用率和實(shí)時(shí)性，增強了數控系統的靈活性。仿真和實(shí)踐結果表明，整個(gè)控制系統具有實(shí)時(shí)性好、低成本、高性能等優(yōu)點(diǎn)。

　　0 引言

　　現有的數控系統中多采用工控機加運動(dòng)控制卡的計算機數控系統方案進(jìn)行運動(dòng)控制器的設計。隨著(zhù)工控機整體功能日趨復雜，對運動(dòng)控制系統的體積、成本、功耗等方面的要求越來(lái)越苛刻?，F有計算機數控系統在運動(dòng)控制方面逐漸呈現出資源浪費嚴重、實(shí)時(shí)性差的劣勢。此外，數控系統的開(kāi)放性、模塊化和可重構設計是目前數控技術(shù)領(lǐng)域研究的熱點(diǎn)，目的是為了適應技術(shù)發(fā)展和便于用戶(hù)開(kāi)發(fā)自己的功能。本文基于A(yíng)RM和FPGA的硬件平臺，采用策略和機制相分離的設計思想，設計了一種具有高開(kāi)放性特征的嵌入式數控系統。該數控系統不僅具備了以往大型數控系統的主要功能，還具備了更好的操作性和切割性能，而且在開(kāi)放性方面優(yōu)勢更為突出，使數控系統應用軟件具有可移植性和互換性。

　　1 基于A(yíng)RM和FPGA的嵌入式數控系統整體方案

　　基于A(yíng)RM和FPGA的嵌入式數控系統結構如圖1所示。按照模塊劃分的思想，本文將控制器分為人機交互、插補算法和通信三部分。系統中 ARM采用三星公司推出的16／32位RISC微處理器S3C2440A，它采用了ARM920T內核，核心頻率高達400MHz。FPGA采用 Xilinx公司Spartan 3E系列的XC3S250E。

　　
圖1 基于A(yíng)RM+FPGA的嵌入式數控系統結構

　　2 S3C2440A控制系統

　　ARM作為數控系統的控制核心主要負責對從數據存儲器中讀取或直接從上位PC或網(wǎng)絡(luò )獲得的零件加工代碼和控制信息進(jìn)行譯碼、運算、邏輯處理，完成加工數據的粗插補以及人機界面和數據通信。ARM系統是整個(gè)數控系統的控制核心，在嵌入式操作系統的管理下，采用分時(shí)處理的方式實(shí)現整個(gè)系統的信息處理和粗插補運算，通過(guò)鍵盤(pán)、觸摸屏等輸入裝置輸入各種控制指令，對數控系統的實(shí)時(shí)運行狀態(tài)通過(guò)LCD、指示燈等顯示，實(shí)現人機友好交互?；?S3C2440A控制器有各種通信接口，包括RS232、RS485、以太網(wǎng)口、USB等接口模塊。通過(guò)這些接口實(shí)現文件傳輸和網(wǎng)絡(luò )控制。

　　嵌入式數控的軟件系統總體結構如圖2所示。系統的軟件結構主要分為兩部分：操作系統軟件和數控應用軟件。由于數控系統是個(gè)實(shí)時(shí)多任務(wù)系統，實(shí)時(shí)性要求很高，為保證各個(gè)任務(wù)的協(xié)調執行，本系統采用了μC／OS-II實(shí)時(shí)操作系統作為軟件平臺。

　　
圖2 嵌入式數控的軟件系統總體構圖

　　要實(shí)現該操作系統在S3C2440A微處理器平臺上的正常運行，需要修改與處理器類(lèi)型有關(guān)部分的代碼，操作系統移植需要完成的工作是改寫(xiě)三個(gè)文件，即改寫(xiě)文件0S_CPU．H、0S_CPU_A．ASM和OS_CPU_C．C。其中0S_CPU．H包括了用#define語(yǔ)句定義的，與處理器相關(guān)的變數、宏和類(lèi)型。0S_CPU_A．ASM中定義了幾個(gè)匯編語(yǔ)言函數，包括中斷服務(wù)程序的中斷向量地址等。如果某些C編譯器允許在C語(yǔ)言中直接插入匯編語(yǔ)言語(yǔ)句，就不一定需要，用戶(hù)可以把所需的匯編語(yǔ)言代碼直接放到OS_CPU_C．C文件中。

　　3 ARM和FPGA的接口設計

　　為使系統能夠按照預期設計良好工作，首先要從硬件上實(shí)現ARM和FPGA之間的可靠通信。本文采用的方案是在FPGA上實(shí)現SRAM時(shí)序，將FPGA作為一塊特殊的內存設備掛接到ARM的內存地址空間。這樣在A(yíng)RM端只需要編寫(xiě)SRAM的驅動(dòng)程序就可以實(shí)現對FPGA端的數據寫(xiě)入和讀取。

　　3.1 SRAM時(shí)序

　　SRAM時(shí)序分為讀時(shí)序和寫(xiě)時(shí)序兩種。當CPU對SRAM進(jìn)行讀操作時(shí)，首先會(huì )在地址線(xiàn)上寫(xiě)入正確的地址信號，接著(zhù)是對SRAM芯片的片選信號，然后是對芯片的讀信號，之后經(jīng)過(guò)一定的振蕩期后CPU在數據線(xiàn)上讀到穩定的有效數據。

　　當CPU對SRAM進(jìn)行寫(xiě)操作時(shí)，首先會(huì )在地址線(xiàn)上寫(xiě)入正確的地址線(xiàn)號，接著(zhù)是對SRAM芯片的片選信號，然后是對芯片的寫(xiě)信號，在寫(xiě)信號上升沿之前CPU會(huì )在數據線(xiàn)上準備好有效數據，以供SRAM芯片在寫(xiě)信號上升沿將數據寫(xiě)入相應的地址單元。

　　3.2 FPGA端SRAM實(shí)現

　　ARM和FPGA的通信需要的接口信號有地址線(xiàn)A0-A15、數據線(xiàn)D0-D15、片選信號nCS，讀信號nRD和寫(xiě)信號new，每次需要實(shí)現16位數據的讀寫(xiě)。用Verilog硬件語(yǔ)言描述SRAM時(shí)序如下：

　　可知只有在片選信號、讀信號都拉低而寫(xiě)信號仍為高的情況下，才在data線(xiàn)上輸出地址線(xiàn)上對應單元的數值，其他情況下FPGA都將data線(xiàn)置為高阻態(tài)，放棄對data線(xiàn)的控制。

　　4 基于FPGA的DDA精插補器設計

　　隨著(zhù)FPGA器件及其開(kāi)發(fā)技術(shù)的日臻成熟，采用FPGA實(shí)現運動(dòng)控制的方案顯示出巨大的潛力。由于FPGA的設計是并行的、多線(xiàn)程，而且具有在線(xiàn)可編程能力，兼備了速度快和成本低的優(yōu)點(diǎn)，同時(shí)克服了專(zhuān)用處理器靈活性方面的不足?；贔PGA的DDA精插補器相對傳統的軟件插補具有強大的優(yōu)勢。

　　4.1 數字積分插補算法

　　目前比較成熟的數控插補算法有逐點(diǎn)比較法、最小偏差法和數字積分法等，數字積分法又稱(chēng)數字微分分析器（Digital Differential Analyzer，DDA）。采用該方法進(jìn)行插補，具有運算速度快、邏輯功能強、脈沖分配均勻等特點(diǎn)，可實(shí)現一次、二次甚至高次曲線(xiàn)插補，易于實(shí)現多軸聯(lián)動(dòng)。

　　數字積分插補算法是將函數的積分運算轉換成變量的求和運算。如果所選擇的脈沖當量足夠小，則用求和運算代替積分所引起的誤差可以不超過(guò)允許的數值。采用兩個(gè)寄存器（函數寄存器和累加寄存器）和一個(gè)全加器構成數字積分器，將單位周期選得足夠小，每單位周期都向累加器累加函數寄存器中的數值，如果累加器溢出，就向外發(fā)送脈沖，實(shí)時(shí)地改變函數寄存器的值，就可以完成步進(jìn)電機的調速。DDA插補控制器設計的硬件描述語(yǔ)言程序的流程圖如圖3所示。

圖3 DDA插補控制器設計的硬件描述語(yǔ)言程序的流程圖

　　4.2 數字積分插補的FPGA實(shí)現

　　采用有限狀態(tài)機的設計方法，每個(gè)軸的數字積分插補均由一個(gè)三狀態(tài)機的積分累加器完成。本系統的FPGA開(kāi)發(fā)環(huán)境為Xilinx公司的 Xil inx ISE，并結合ModelSim仿真軟件對整個(gè)系統進(jìn)行了全面的功能驗證。如圖4所示為DDA插補模塊的頂層RTL級原理圖，由圖5可知DDA插補模塊的輸入信號為各軸的起始坐標以及時(shí)鐘信號和啟動(dòng)信號，輸出信號為各軸的脈沖信號和方向信號。

　　圖5 DDA插補模塊仿真波形

　　運用ModelSim仿真軟件對DDA插補模塊進(jìn)行仿真驗證。測試數據的起點(diǎn)坐標為（0，0，0）終點(diǎn)坐標為（8，15，11），仿真結果如圖5所示，顯示系統很好的完成了三軸的脈沖分配。

　　4.3 加減速控制模塊

　　加減速控制是數控系統的關(guān)鍵技術(shù)之一，也是實(shí)現數控系統高實(shí)時(shí)性的瓶頸。數控系統中，為了保證機床在啟動(dòng)或停止時(shí)不產(chǎn)生沖擊、失步、超程或振蕩，必須對進(jìn)給電機的脈沖頻率或電壓進(jìn)行加減速控制。即當機床加速啟動(dòng)時(shí)，保證加在電機上的脈沖頻率逐漸增加；而當機床減速停止時(shí)，保證加在電機上的脈沖頻率逐漸減小。目前，電機加減速的常用控制方法是梯形加減速控制和S形加減速控制。本次設計采用兩種控制方案以適應不同工作場(chǎng)合的要求。

　　4.3.1 梯形加減速

　　梯形加減速是指在加減速過(guò)程中加速度為常數，速度曲線(xiàn)為梯形的加減速過(guò)程。梯形加減速控制算法簡(jiǎn)單、易于實(shí)現，但在加減速過(guò)程中加速度曲線(xiàn)不連續會(huì )導致驅動(dòng)機構的振動(dòng)和沖擊。正常情況下梯形加減速運動(dòng)過(guò)程如圖6所示分為加速段、勻速段和減速段三個(gè)階段。

　　
圖6 正常情況下梯形加減速運動(dòng)過(guò)程

　　圖7所示為ModelSim對梯形加減速模塊的仿真結果，可以看到插補器輸出的脈沖速度曲線(xiàn)呈現梯形，輸出脈沖的頻率的大小隨速度的變化而變化，實(shí)現了電機的梯形調速。

　　
圖7 ModelSim對梯形加減速模塊的仿真結果

　　4.3.2 S形加減速

　　S形加減速是指在加減速時(shí)，加速度導數為常數，速度曲線(xiàn)為S形曲線(xiàn)的加減速過(guò)程。通過(guò)控制加速度導數來(lái)避免加速度突變，減小加工過(guò)程中由于加速度突變引起的機械系統振動(dòng)。S形曲線(xiàn)速度控制可以得到平滑的速度曲線(xiàn)，但算法復雜，運算時(shí)間長(cháng)。

　　
圖8 S形加減速曲線(xiàn)圖

　　S形加減速中加速度相對加速度導數的變化規律相當于直線(xiàn)加減速中速度相對加速度的變化規律。如圖8所示為S形曲線(xiàn)加減速的曲線(xiàn)圖，圖中從上到下依次為速度曲線(xiàn)、加速度曲線(xiàn)以及減速度曲線(xiàn)。從圖中可以看出，正常情況下S形加減速分為：加加速段、勻加速段、減加速段、勻速段、加減速段、勻減速段和減減速段七個(gè)階段。加速度連續，調速光滑，不會(huì )導致驅動(dòng)機構的振動(dòng)和沖擊。

　　
圖9 ModelSim對S形加減速模塊的仿真結果

　　圖9所示為ModelSim對S形加減速模塊的仿真結果，可以看到插補器輸出的脈沖速度曲線(xiàn)呈現梯形，輸出脈沖的頻率的大小隨速度的變化而變化，實(shí)現了電機的S形調速。

　　5 結束語(yǔ)

　　本文給出了一種基于A(yíng)RM和FPGA的開(kāi)放性的嵌入式數控系統，突破了傳統的計算機數控系統架構，采用ARM處理器S3C2440A和 FPGA器件XC3S25 0E和μC／OS-II嵌入式實(shí)時(shí)操作系統組成的數控系統軟硬件平臺，充分利用了ARM微處理器的高速運算能力與FPGA的快速配置能力，大大減少了系統的外圍接口器件，并具有良好的穩定性、模塊化、可擴展性、可移植性等特點(diǎn)，有利于實(shí)現數控系統的開(kāi)放化和網(wǎng)絡(luò )化，有效地降低了系統成本，適合我國數控系統發(fā)展的需要，具有廣闊的應用前景。