PLD/FPGA 結構與原理初步（一）

一.基于乘積項（Product-Term)的PLD結構



采用這種結構的PLD芯片有：Altera的MAX7000，MAX3000系列（EEPROM工藝）,Xilinx的XC9500系列（Flash工藝）和Lattice,Cypress的大部分產(chǎn)品（EEPROM工藝）

我們先看一下這種PLD的總體結構（以MAX7000為例，其他型號的結構與此都非常相似）：



圖1 基于乘積項的PLD內部結構

這種PLD可分為三塊結構：宏單元（Marocell)，可編程連線(xiàn)（PIA)和I/O控制塊。 宏單元是PLD的基本結構，由它來(lái)實(shí)現基本的邏輯功能。圖1中蘭色部分是多個(gè)宏單元的集合（因為宏單元較多，沒(méi)有一一畫(huà)出）?？删幊踢B線(xiàn)負責信號傳遞，連接所有的宏單元。I/O控制塊負責輸入輸出的電氣特性控制，比如可以設定集電極開(kāi)路輸出，擺率控制，三態(tài)輸出等。 圖1 左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2 是全局時(shí)鐘，清零和輸出使能信號，這幾個(gè)信號有專(zhuān)用連線(xiàn)與PLD中每個(gè)宏單元相連，信號到每個(gè)宏單元的延時(shí)相同并且延時(shí)最短。

宏單元的具體結構見(jiàn)下圖：



圖2 宏單元結構

左側是乘積項陣列，實(shí)際就是一個(gè)與或陣列，每一個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，如果導通就是實(shí)現“與”邏輯。后面的乘積項選擇矩陣是一個(gè)“或”陣列。兩者一起完成組合邏輯。圖右側是一個(gè)可編程D觸發(fā)器，它的時(shí)鐘，清零輸入都可以編程選擇，可以使用專(zhuān)用的全局清零和全局時(shí)鐘，也可以使用內部邏輯（乘積項陣列）產(chǎn)生的時(shí)鐘和清零。如果不需要觸發(fā)器，也可以將此觸發(fā)器旁路，信號直接輸給PIA或輸出到I/O腳。





二.乘積項結構PLD的邏輯實(shí)現原理



下面我們以一個(gè)簡(jiǎn)單的電路為例,具體說(shuō)明PLD是如何利用以上結構實(shí)現邏輯的，電路如下圖：



圖3

假設組合邏輯的輸出(AND3的輸出)為f，則f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 我們以!D表示D的“非”）

PLD將以下面的方式來(lái)實(shí)現組合邏輯f:



圖4

A,B,C,D由PLD芯片的管腳輸入后進(jìn)入可編程連線(xiàn)陣列（PIA)，在內部會(huì )產(chǎn)生A,A反,B,B反,C,C反,D,D反8個(gè)輸出。圖中每一個(gè)叉表示相連（可編程熔絲導通），所以得到：f= f1 + f2 = (A*C*!D) + (B*C*!D) 。這樣組合邏輯就實(shí)現了。 圖3電路中D觸發(fā)器的實(shí)現比較簡(jiǎn)單，直接利用宏單元中的可編程D觸發(fā)器來(lái)實(shí)現。時(shí)鐘信號CLK由I/O腳輸入后進(jìn)入芯片內部的全局時(shí)鐘專(zhuān)用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端?？删幊逃|發(fā)器的輸出與I/O腳相連，把結果輸出到芯片管腳。這樣PLD就完成了圖3所示電路的功能。（以上這些步驟都是由軟件自動(dòng)完成的，不需要人為干預）

圖3的電路是一個(gè)很簡(jiǎn)單的例子，只需要一個(gè)宏單元就可以完成。但對于一個(gè)復雜的電路，一個(gè)宏單元是不能實(shí)現的，這時(shí)就需要通過(guò)并聯(lián)擴展項和共享擴展項將多個(gè)宏單元相連，宏單元的輸出也可以連接到可編程連線(xiàn)陣列，再做為另一個(gè)宏單元的輸入。這樣PLD就可以實(shí)現更復雜邏輯。

這種基于乘積項的PLD基本都是由EEPROM和Flash工藝制造的，一上電就可以工作，無(wú)需其他芯片配合。