具有X86到ARM二進(jìn)制翻譯的SoC系統設計

二進(jìn)制翻譯也是一種編譯技術(shù)，它與傳統編譯器的差別在于其編譯處理對象不同。傳統編譯器處理的是某一種高級語(yǔ)言，經(jīng)過(guò)編譯處理生成某種機器的目標代碼。

二進(jìn)制翻譯是一種直接翻譯可執行二進(jìn)制程序的技術(shù)，能夠把一種處理器上的二進(jìn)制程序翻譯到另外一種處理器上執行。它使得不同處理器之間的二進(jìn)制程序可以很容易的相互移植，擴大了硬件／軟件的適用范圍，有助于打破處理器和支持軟件之間的相互扼制的局面。二進(jìn)制翻譯技術(shù)的優(yōu)點(diǎn)為：不需要重編譯源碼就可以實(shí)現軟件從舊平臺到新平臺的移植；快速為新機器提供軟件，包括移植操作系統和編譯器；充分利用新機器的特性?xún)?yōu)化代碼；減少培訓費用，因為使用的是相同的軟件，所以不必在新平臺上重新培訓員工；降低了多平臺軟件的費用。

1 SOC架構設計

1．1 處理器的確定

通用處理器與硬件邏輯是SoC設計的主流架構。在一些需要大量數據處理的應用中，這樣的架構并不能滿(mǎn)足要求。實(shí)際上，由于不同的任務(wù)在很大程度上互相獨立運行，可以將具有內在執行并行性的任務(wù)分解為緊密聯(lián)系的子任務(wù)，不同的內核可以執行不同的子任務(wù)，多核架構在1個(gè)周期內可以執行多個(gè)指令。這種并行處理使得整個(gè)系統的性能與使用單核處理器串行處理相同任務(wù)相比，有了很大改進(jìn)。另外，多核架構設計可以復用現有的單核處理器作為處理器核心，從而可以縮短設計和驗證周期，節省開(kāi)發(fā)成本，符合SoC設計的基本思路。多核架構是未來(lái)SoC發(fā)展的一個(gè)趨勢。

該設計采用雙核架構，采用當代流行的處理能力較好的ARM處理器ARM7TDMI-S和ARM926EJ-S，ARM內核最大的優(yōu)勢在于高速度、低功耗。

ARM7TDMl-s具有3級流水線(xiàn)結構，支持Win-dows CE，Linux等操作系統。ARM926EJ-S是ARM公司在2000年推出的功能最強大的ARM9處理器，實(shí)現5級流水，它與外部通信接口為雙AHB總線(xiàn)結構，即指令AHB總線(xiàn)和數據AHB總線(xiàn)。該設計中ARMTDMI-S主要負責控制、操作系統平臺和任務(wù)的調度。ARM926EJ-S則主要負責各種任務(wù)的執行。

1．2 使用的總線(xiàn)標準

由于SoC中集成了大量的IP核，設計的關(guān)鍵在于如何實(shí)現各IP模塊之間的互連。目前，SoC中IP核的互連一般采用總線(xiàn)結構，通過(guò)消息通信。

采用ARM公司的AHB與APB為片上總線(xiàn)。AMBA總線(xiàn)體系結構是當前SoC體系設計結構設計的開(kāi)放標準，由于A(yíng)MBA被越來(lái)越多的公司采用，已迅速成為SoC結構和IP庫開(kāi)發(fā)的標準。

在具體實(shí)現時(shí)，采用AHB加APB的兩級總線(xiàn)結構。AHB用來(lái)支持高速設備，支持多主從設備。多個(gè)主設備之間通過(guò)仲裁機制保證優(yōu)先級，從設備通過(guò)地址譯碼機制被選中，并響應主設備發(fā)起的總線(xiàn)事務(wù)。APB用支持基于寄存器訪(fǎng)問(wèn)的低速設備。AHB與APB兩條總線(xiàn)通過(guò)總線(xiàn)橋連接在一起，實(shí)現兩條總線(xiàn)之間的協(xié)議轉換。圖1為SoC的系統結構框圖。


1．3 各IP在系統中的功能

除了兩個(gè)處理器外，SoC中各IP核功能如下：翻譯模塊：實(shí)現將X86指令翻譯成為ARM指令的功能。

SMI：外部存儲與微處理器之間的橋梁，支持RoM作為系統的非易失性存儲介質(zhì)，支持片外SRAM作為系統的外圍高速存儲。

中斷控制器：用來(lái)支持系統內部與外部的中斷控制，如中斷電平／邊沿觸發(fā)、中斷電平極性與中斷使能等。

Internal Memory：片內SRAM，大小為1 KB，但可以通過(guò)修改Verilog的描述來(lái)改變其大小。

Default Slave：用于當master訪(fǎng)問(wèn)未定義的地址空間時(shí)，給出一個(gè)應答信號。

Retry Slave：是一個(gè)可以產(chǎn)生重試回應及等待命令的slave范例，若需要類(lèi)似的模組，可以利用它來(lái)完成。

Watchdog：保證系統安全的監控模塊，軟件需在預定的時(shí)間內訪(fǎng)問(wèn)相應的寄存器，否則硬件將產(chǎn)生內部信號自動(dòng)復位。

GPIO控制器：用來(lái)支持擴展外設，拓寬SoC的使用范圍。

RemapPause：主要分成兩個(gè)處理單元，前者負責控管地址是否重新對應的機制，后者負責管理系統的省電模式。

Timer：定時(shí)器，支持捕獲、Matchout輸出、外部時(shí)鐘驅動(dòng)。

2 X86到ARM二進(jìn)制翻譯模塊

該設計使用的翻譯模塊通過(guò)編寫(xiě)Verilog HDL實(shí)現，能將部分X86指令翻譯成ARM指令，實(shí)現了某些X86應用程序到ARM架構的移植。圖2為解碼器內部結構圖。

該翻譯模塊首先從ROM中取出X86指令，翻譯成ARM指令后存人RAM中，所有指令翻譯完成后，翻譯模塊產(chǎn)生一個(gè)終端，使處理器執行RAM中的指令。即所有指令先翻譯完成，處理器才執行，該翻譯過(guò)程屬于靜態(tài)二進(jìn)制翻譯。其中Decoder是整個(gè)解碼模塊的核心，負責翻譯指令。Decoder模塊采用有限狀態(tài)機控制數據通路的方式實(shí)現．根據指令的功能和尋址方式進(jìn)行狀態(tài)分類(lèi)，然后輸出ARM指令。例如，把寄存器尋址的算術(shù)指令可分為一類(lèi)：

ADD EAX，EBX

SUB EAX，EBX

因為這些指令的尋址方式一樣，功能近似，只是操作碼不一樣，可以歸并為一個(gè)狀態(tài)，在某一狀態(tài)內建立映射關(guān)系翻譯成為ARM指令。

考慮到AHB總線(xiàn)可能處于比較忙碌的狀態(tài)，對于X86指令和翻譯出的ARM指令分別設置2個(gè)FIFO。FIFO1和FIFO2各自有2個(gè)存儲器，其中一個(gè)存儲指令，另一個(gè)存儲與指令對應的地址。對FIFO進(jìn)行操作會(huì )同時(shí)對指令和地址進(jìn)行操作，以保持指令和地址的對應。

此外，ARM核需要向解碼模塊發(fā)送信號，通過(guò)設置Communicate模塊中的寄存器控制指令譯碼器的工作：

設置X86指令的起始地址；設置X86指令的終止地址；設置ARM指令的初始存放地址；設置ARM指令復雜指令段的初始地址；設置使指令解碼器開(kāi)始工作的標志寄存器，高電平表示工作；判斷指令解碼是否結束，結束后向ARM核發(fā)送中斷；ARM核接收中斷信號后，將標志寄存器置低，翻譯模塊結束本次工作。

本文的SoC系統中沒(méi)有使用DMA對X86指令和ARM指令進(jìn)行存取，而是由翻譯模塊主動(dòng)進(jìn)行讀和寫(xiě)。因而有2個(gè)Master總線(xiàn)接口，通過(guò)AHB _1_1interface讀取X86指令，由AHB_2_1 interface將ARM指令寫(xiě)入RAM中。Communicate模塊與總線(xiàn)的通信接口為Slave口，用于接收ARM核發(fā)送的4個(gè)地址，一旦接收到這4個(gè)地址，翻譯模塊中的start_flag信號置高，表示開(kāi)始工作。

3 片上總線(xiàn)結構

在A(yíng)RM SoC體系結構中，有Master和Slave這兩個(gè)重要的概念。Master是ARM SoC體系結構中的主單元，他可以向總線(xiàn)發(fā)出請求并且對傳輸進(jìn)行初始化，例如對存儲器進(jìn)行讀／寫(xiě)操作，典型的Master可以是CPU，DSP，DMA。Slave是ARM SoC體系結構中的從單元，典型的Slave為片上或者片外存儲器，它們都有自己惟一的地址范圍。Master發(fā)起讀／寫(xiě)操作時(shí)，在初始化中會(huì )給出讀／寫(xiě)操作的地址，而地址譯碼器則根據這個(gè)地址決定哪個(gè)Slave被Master選中，然后相應的Slave做出相應。

在A(yíng)HB系統中，若有2個(gè)Master常需要AccessBus，則系統的Performance必定會(huì )下降。為了解決這個(gè)問(wèn)題。ARM提出了Multi-layer AHB，其基本構想是2個(gè)Master走不同的Bus去訪(fǎng)問(wèn)Slave，如果訪(fǎng)問(wèn)的Slave不同，則兩個(gè)Master可以同步的進(jìn)行Transfer。若彼此訪(fǎng)問(wèn)一個(gè)Slave，則根據優(yōu)先級去判斷要先處理誰(shuí)的Transfer。

該總線(xiàn)結構使用了Multi_layerbus switch(BusMatrix)模塊。AHB BusMatrix的設計可以分為3個(gè)部分：輸入級、譯碼級和輸出級。圖3為該設計所使用的結構，其中，輸入和輸出的個(gè)數可以根據系統的Master和Slave靈活調整。

可以看出，每個(gè)Layer都有一個(gè)譯碼器來(lái)決定Master要訪(fǎng)問(wèn)哪一個(gè)Slave，通過(guò)多路選擇器實(shí)Master和Slave之間的Transfer。。每個(gè)Slave口都有自己的仲裁器，該仲裁器使用固定優(yōu)先級，最高優(yōu)先級的Layer可以?xún)?yōu)先訪(fǎng)問(wèn)對應的Slave。

隨著(zhù)系統中Master和Slave的增多，Busmatrix模塊的復雜度也會(huì )明顯增加，如果按照系統所有的Mas-ter和Slave的個(gè)數來(lái)確定輸入／輸出口的個(gè)數，Busma-trix將會(huì )非常復雜，因此對系統結構進(jìn)行優(yōu)化變得非常必要。根據系統工作情況可以發(fā)現，翻譯模塊的Slave端口僅被ARM7核訪(fǎng)問(wèn)，即向翻譯模塊存取指令所需的地址，控制其工作，該Slave可以看作是ARM7核私有的，而不被其他Master訪(fǎng)問(wèn)。有些Slave只有在特殊情況下才被訪(fǎng)問(wèn)，因此可以將多個(gè)Slave看作一個(gè)Slave掛在BusMatrix上。優(yōu)化后的SoC硬件架構如圖4所示。

4 結 語(yǔ)

這里給出了一種具有X86到ARM二進(jìn)制翻譯和執行功能的SoC系統。利用Multi-layer bus SWitch(BusMatrix)模塊實(shí)現Multi-layer?？偩€(xiàn)結構，在多個(gè)核不訪(fǎng)問(wèn)同一個(gè)Slave時(shí)，可以同時(shí)執行各自功能，有效提高系統的性能，且該總線(xiàn)結構的可擴展性強。同時(shí)根據系統工作的特點(diǎn)，對總線(xiàn)結構進(jìn)行了優(yōu)化，減小了總線(xiàn)的復雜度。