8通道并行數據采集PCI模塊的設計(圖)

作者：哈爾濱理工大學(xué) 童子權 高樹(shù)東

數據采集是自動(dòng)測試系統的主要功能之一，而在一些應用領(lǐng)域，比如超聲、醫療電子中，信號的頻率范圍不同會(huì )要求采樣率的不同。有時(shí)，為了配合信號處理算法，甚至要求采樣率在一定范圍內隨意設定。而且，這些應用通常要求多個(gè)通道并行采集，甚至是差分單端方式可選擇的輸入。針對這些要求，我們提出了一種最多可達12通道的同步并行多通道數據采集方案。該方案能實(shí)現的最高采樣率為10MS/s，存儲深度2×32M×16bit（2個(gè)SDRAM），垂直分辨率14bit，可編程增益為1、2、5、10、100五個(gè)等級。

設計方案的確定
硬件電路主要包括信號調理電路、信號輸入方式選擇電路、程控增益電路、A/D轉換、數據存儲、觸發(fā)控制以及PCI接口幾個(gè)部分。8個(gè)通道輸入的模擬信號經(jīng)信號調理電路調理后，進(jìn)行單端變差分的轉換（前端也可以是直接輸入的8路差分信號），由多路開(kāi)關(guān)選擇輸入方式后，再通過(guò)兩級可選擇增益放大器進(jìn)行增益控制，最后進(jìn)入ADC轉換成相應的數字信號。而邏輯控制單元在接收到采集命令后，會(huì )根據相應的觸發(fā)方式啟動(dòng)ADC進(jìn)行采樣，再將采樣得到的數據通過(guò)FPGA內部串并轉換邏輯和數據輸出仲裁邏輯存儲到SDRAM中準備上傳。本設計的采集極限指標是8個(gè)通道同時(shí)同步采集，最大采樣速率是單通道10MS/s，連續采樣存儲時(shí)間最大可以達到3.2s。上位機通過(guò)32位的數據總線(xiàn)采用查詢(xún)、中斷或者DMA方式將采集的數據讀取到內存中進(jìn)行后期的數據處理和分析。系統的基本結構如圖1所示。



圖1 系統原理框圖



圖2 信號輸入方式選擇電路

信號調理電路設計
在本設計中，信號調理電路包括輸入方式選擇電路和增益選擇電路。此部分中，高輸入阻抗、低輸出阻抗的普通運算放大器構成的電壓跟隨器會(huì )對前后電路進(jìn)行隔離，避免后級多路開(kāi)關(guān)的導通阻抗影響前級電路。輸入端加兩個(gè)二極管，提供±15V的鉗位電壓，形成過(guò)壓保護。多路開(kāi)關(guān)選擇DG409，它是4通道差分多路開(kāi)關(guān)，具有較低的導通阻抗和低功耗和低泄漏電流。信號的輸入方式有四種：0輸入、單端正極輸入、單端負極輸入和差分輸入，通過(guò)DG409正好可以選擇這四種輸入方式，電路如圖2所示。


選擇一種輸入方式后，經(jīng)過(guò)兩級可編程增益儀表放大器AD8250，可以實(shí)現增益值可選1、2、5、10、100五個(gè)等級。AD8250有兩個(gè)增益控制端A0、A1，寫(xiě)這個(gè)兩個(gè)位，能選擇增益值，并通過(guò)W/R鎖存狀態(tài)值，從而保證該增益的穩定。本設計通過(guò)在FPGA內部設計串行傳輸邏輯，將數據寫(xiě)入CPLD，然后控制選擇信號的輸入方式和寫(xiě)AD8250增益控制位。增益選擇電路如圖3所示。



圖3 增益選擇電路

數據采集與控制電路設計
A/D轉換器是數據采集系統的核心，對A/D器件的選擇往往影響到整個(gè)系統的性能指標。為了實(shí)現8通道并行同步采樣可以采用兩種方案。一是采用8個(gè)獨立的A/D轉換器，這樣不僅成本比較高，而且難以實(shí)現8通道同步采樣，繪制PCB板的時(shí)候也有很大的困難。第二種方式就是本設計的方法，采用一個(gè)AD9252來(lái)滿(mǎn)足最多8個(gè)通道的并行同步采樣要求。本設計通過(guò)NIOSII軟核處理器向AD9252發(fā)送控制字，以實(shí)現8通道并行同步采樣。首先，輸出14bit的LVDS信號到FPGA，經(jīng)由串并轉換邏輯輸出14bit并行數據，再通過(guò)仲裁邏輯實(shí)現不同通道數據存儲位置的不同，最后通過(guò)兩片SDRAM的乒乓操作實(shí)現連續數據采集和傳輸。


本設計數字控制部分由FPGA和外擴的CPLD共同合作完成。由于設計需要大量的引腳資源，而FPGA的引腳資源有限，所以在FPGA外部通過(guò)SPI總線(xiàn)接口外接一片CPLD，從而控制8個(gè)通道的輸入方式選擇和增益選擇。FPGA內部嵌入一個(gè)NIOSII軟核，負責數據采集、數據傳輸和輸入方式以及增益的選擇控制。下面詳細分析一下這三個(gè)數字控制電路的實(shí)現方法。


1信號輸入方式和增益選擇控制邏輯的實(shí)現
FPGA和CPLD之間通過(guò)串行總線(xiàn)通信。通過(guò)在FPGA內部構建一個(gè)8bit地址總線(xiàn)，8bit數據線(xiàn)的RAM塊，用來(lái)存儲輸入方式和增益選擇控制數據。8bit地址線(xiàn)的前三位用來(lái)控制通道號，后五位控制所在通道的20種選擇狀態(tài)（4種輸入方式，5種增益選擇）。8bit數據的前兩位是輸入方式的選擇碼，后六位是增益選擇碼。在FPGA內構建一個(gè)地址計數器來(lái)進(jìn)行通道的選擇數據提取，該計數器的時(shí)鐘頻率是SPI控制器時(shí)鐘的32倍。

在CPLD中構建一個(gè)48bit的串并轉換邏輯，把輸入方式選擇碼和增益選擇碼送到相應的引腳，從而實(shí)現信號輸入方式和增益選擇控制邏輯的實(shí)現。
2數據采集和傳輸控制邏輯的實(shí)現
本設計在FPGA內部設計邏輯如下：
● 讀取ADC串行LVDS數據流，然后通過(guò)串并轉換邏輯把串行數據流變成并行數據流；
● 內部設計SDRAM的控制邏輯，實(shí)現數據的存儲，通過(guò)內部的仲裁邏輯實(shí)現不同通道的數據存儲按照一定的時(shí)序存儲在SDRAM中；
● 判斷第一個(gè)SDRAM已經(jīng)滿(mǎn)后，通過(guò)片選切換邏輯把數據存儲在第二個(gè)存儲器中，同時(shí)通過(guò)DMA方式把數據傳輸到上位機。



圖4 控制邏輯框圖


圖4是FPGA內部控制邏輯框圖。


3 PCI接口電路設計

本設計采用PCI總線(xiàn)作為數據總線(xiàn)連接采集模塊和上位機進(jìn)行通信，用以實(shí)現數據的分析處理和歷史顯示等功能。


由于設計中的采集模塊需要工作在連續采集系統中，所以當存儲器存滿(mǎn)之后，需要快速輸出通道將數據通過(guò)PCI接口傳輸出去。本設計采用DMA的方式傳輸數據，這樣做既可以不占用CPU資源，又能實(shí)現快速的數據傳輸。我們選用了使用比較穩定的專(zhuān)用PCI接口芯片PCI9054作為總線(xiàn)控制器和上位機通信。該芯片符合PCI2.2總線(xiàn)規范，支持低成本從屬適配器PCI時(shí)鐘為0～33MHz，理論的數據傳輸速率可達132Mb/s，實(shí)際速率為60Mb/s。



圖5 PCI接口電路


本設計中，PCI9054被配置為從模式，用FPGA作為主控制器實(shí)現數據的傳輸控制。PCI9054有三種總線(xiàn)操作模式：M模式、C模式和J模式。M模式主要是配合MPC850/MPC860處理器使用的，主要用在電信領(lǐng)域。J模式用來(lái)滿(mǎn)足接口設計比較復雜的情況，C模式主要為通用模式。本設計采用C模式，接口電路如圖5所示。


FPGA按照PCI9054的讀寫(xiě)時(shí)序設計讀寫(xiě)控制邏輯，接收上位機傳來(lái)的命令，對電路進(jìn)行相應的設置后，啟動(dòng)ADC采集數據，然后將采集到的數據送到SDRAM中；當一個(gè)SDRAM滿(mǎn)后產(chǎn)生一次中斷，將已經(jīng)滿(mǎn)SDRAM的地址線(xiàn)映射到PCI9054的本地數據線(xiàn)上，同時(shí)通過(guò)本地主控方式配置PCI9054的DMA控制器，通過(guò)DMA方式將SDRAM中準備好的數據上傳。本設計使用了14位的本地數據總線(xiàn)和24位地址總線(xiàn)進(jìn)行數據傳送和地址譯碼控制。

結語(yǔ)
通過(guò)充分考慮設計中可能出現的各種影響信號質(zhì)量的因素，設計了過(guò)壓保護電路。通過(guò)選用合適的元件減少了電路板設計復雜程度，以及成本的最優(yōu)化。經(jīng)過(guò)實(shí)際測試，模塊很好地達到了本文所提及的技術(shù)指標，具有很高的實(shí)用性。