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內建式抖動(dòng)測量技術(shù)（上）

作者： 時(shí)間：2017-01-09 來(lái)源：網(wǎng)絡(luò ) 收藏
隨著(zhù)人們對于通訊網(wǎng)路以及檔案傳輸的需求與日俱增，高效能通訊系統儼然已成為現今最為重要的發(fā)展議題。但因通訊傳輸速率大幅提升，時(shí)脈抖動(dòng)（jitter）對于系統將會(huì )造成嚴重的影響，所以不管任何相關(guān)產(chǎn)品皆必需通過(guò)抖動(dòng)量驗證后才可進(jìn)入量產(chǎn)。有鑒于此，在本文中將提出一內建抖動(dòng)測試架構，也就是采用抖動(dòng)放大原理搭配脈波吞噬（Pulse Remove；PR）之技術(shù)，實(shí)現出更準確及更有效率的內建抖動(dòng)測試電路，以減少外部?jì)x器之需求進(jìn)而大幅降低生產(chǎn)測試成本。

前言

時(shí)序抖動(dòng)（timing jitter）為系統設計中普遍存在的問(wèn)題。但是因為早期系統使用需求量不高，所以皆透過(guò)較低的訊號傳輸速度減少設計負擔，也因此抖動(dòng)相較于整個(gè)周期時(shí)間所占的比例非常微小。隨著(zhù)積體電路日新月異，人們普及使用電腦并增加通訊頻寬需求，在各種通訊協(xié)定上都大幅增加其操作速度。在相同條件下時(shí)序抖動(dòng)已在訊號間占有相當大的百分比。因此與時(shí)脈相關(guān)的系統都會(huì )針對抖動(dòng)做進(jìn)一步的規范。

目前抖動(dòng)量萃取的方式皆藉由儀器外部量測所得，但當系統操作速率增加后于量測上會(huì )遇到以下兩個(gè)問(wèn)題：測試成本（cost）與測試準確度（accuracy）。從測試成本觀(guān)點(diǎn)來(lái)看，若要量測GHz以上訊號，示波器為得到準確量測數值其取樣率必須非常高速，動(dòng)輒數十GS/s。因此軟硬體實(shí)現變得非常困難，測試機臺成本也就大幅提升。此外，采用外部?jì)x器測試晶片內部訊號，也會(huì )產(chǎn)生量測可靠度的問(wèn)題。例如測試環(huán)境對于待測訊號的干擾、I/O介面頻寬之限制、晶片內部輸出緩沖器（output buffer）的雜訊…等等，這些皆會(huì )造成量測數值準確度下降。

為解決相關(guān)測試問(wèn)題，目前備受矚目的方法就是加入可測試性設計（Design for Testability；DfT）?？蓽y試性設計的觀(guān)念是在設計流程中加入量測的考量，或是藉由一些額外輔助運算方式來(lái)降低對自動(dòng)測試設備性能的要求、及大幅降低生產(chǎn)測試所需之成本與時(shí)間。然而此測試方式雖可減少測試成本和時(shí)間，但最被市場(chǎng)所詬病的是其準確性。這是因為額外電路將會(huì )注入雜訊于待測電路中，且也無(wú)法確保此電路設計是否完善；此外利用額外的運算方式必須先確保待測數值或是待測環(huán)境設定無(wú)誤，否則就算大幅縮短測試時(shí)間也是徒勞無(wú)功。

本文將提出一可內建于晶片中量測時(shí)脈抖動(dòng)量之測試想法與架構。其采用單擷?。╯ingle-shot）量測方式搭配時(shí)間放大的技巧將訊號抖動(dòng)量等倍率增加，來(lái)減輕時(shí)間數位轉換電路（Time-to-Digital Converter；TDC）在制程上的限制、進(jìn)而提升測試解析度（resolution）。此外搭配使用脈波吞噬之電路技術(shù)，使得架構具有極佳線(xiàn)性度。相較與傳統內建抖動(dòng)量測電路（[1]~[5]），其具備寬頻操作以及低抖動(dòng)量測試之特性，并有較小的超額面積率（area overhead）。

Background

發(fā)展至今，內建時(shí)脈抖動(dòng)測試技術(shù)有幾種較為普遍的測試架構，有些已應用于業(yè)界產(chǎn)品測試中，先針對這些傳統架構做進(jìn)一步介紹。

Delay Chain [1]

《圖一　使用delay chain之抖動(dòng)量測法》


此測試架構為L(cháng)ogic Vision于1999年提出，是利用可調整延遲線(xiàn)（Adjustable Delay Line；ADL）、正反器與計數器搭配統計原理來(lái)測試抖動(dòng)量。正反器就好比是一個(gè)相位檢測器，若調整延遲量使得B領(lǐng)前A，此時(shí)0出現的機率將占多數；反之當B落后于A(yíng)，則1出現的機率將占多數。亦即藉由調整不同延遲量來(lái)得到不同機率分布，再搭配上累積分布函數的運算（Cumulative Distribution Function；CDF）將抖動(dòng)量運算出來(lái)。

優(yōu)點(diǎn)：
●架構簡(jiǎn)單且容易實(shí)現。

缺點(diǎn)：
●延遲線(xiàn)會(huì )有頻率的限制，此將影響操作范圍。
●需調整延遲時(shí)間來(lái)得到1、0分布進(jìn)而得知抖動(dòng)量，因此將需冗長(cháng)的測試時(shí)間。

Two Ring Oscillators [2]

《圖二 使用two ring oscillators之抖動(dòng)量測法》





此測試架構則為Credence于1999年所提出，是使用兩組已知但不同操作頻率的內建振蕩器，利用待測時(shí)脈訊號的第n個(gè)與第n+1個(gè)周期分別去觸發(fā)振蕩器使其開(kāi)始振蕩。當兩者不同周期時(shí)脈之相位吻合后，再利用相位吻合所需的周期數搭配振蕩周期即可反推時(shí)脈抖動(dòng)量。
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